耐高电压行驱动器的制作方法

专利名称：耐高电压行驱动器的制作方法
技术领域：
本公开涉及存储器行驱动器，并且特别是涉及非易失性存储器高电压行驱动器。
背景技术：
可编程非易失性存储器(NVM)在许多应用中是有用的，因为即使从存储器移除电力，它们仍然保留所存储的信息。有许多不同类型的可编程非易失性存储器，包括但不局限于可编程只读存储器(PR0M)、电可擦除ROM (EEPROM)和闪存。这些存储器类型具有若干电荷存储方法，包括但不局限于将电荷置于浮栅或者硅-氧化物-氮化物-氧化物-硅(SONOS)存储材料或者节点上。与其它类型的存储器一祥，可编程NVM通常被构造为布置在行和列中的位単元的阵列。对于可编程NVM，高电压信号用于擦除数据和将数据写到非易失性存储器的存储单元。这些高电压信号包括在集成电路的正常电カ供应范围外的电压。例如，用于较新器件的高电压信号包括高压电平VPOS和VNEG (例如，+4.7V和-3.6V)，其对于编程模式和擦除模式被施加到SONOS器件。施加到SONOS器件的高电压信号是VPOS和VNEG的和，并且因此偏压可以在端子两端达到高达8.3V。当对较小并且更快的器件的兴趣日益增大时，对SONOS器件按比例縮小的兴趣也日益増大。然而，在具有较厚的栅氧化层的器件上使用的上述高电压信号可能在具有较薄的栅氧化层的器件上引起应力。尽管可以使用额外的器件来减轻这种应力，但包括这样的器件可能增大成本并使电路制造复杂化。

发明内容
在一个实施方式中，本发明提供ー种操作一电路以提供字线输出(WLS)的方法，包括:将在第一偏压(VPl)处的第一栅电压(PGl)供应到提供所述输出(WLS)的第一晶体管的源极；将所述第一偏压(VPl)提供到第二晶体管，并将第二偏压(VNl)和第二栅电压(NGl)提供到第三晶体管，所述第二晶体管串联耦合到所述第三晶体管，并与所述第一晶体管并联；将第三偏压(VP2)和第三栅电压(PG2)提供到第四晶体管，并将第四偏压(VN2)和第四栅电压(NG2)提供到第五晶体管，所述第四晶体管串联耦合到所述第五晶体管，并且所述第四晶体管和所述第五晶体管耦合到所述第二晶体管的栅极；以及将第五偏压(VN3)提供到将所述第三晶体管的第一 n阱连接到所述第五晶体管的第二 n阱的线。在另ー个实施方式中，本发明提供ー种高电压行驱动器电路，包括:第一晶体管，其被配置为接收第一栅电压(PG1)、被提供第一偏压(VPl)并提供输出(WLS)；
第一组两个晶体管，其包括第二晶体管和第三晶体管，所述第二晶体管与所述第一晶体管并联连接，并被配置为被提供所述第一偏压(VPl )，而所述第三晶体管连接到所述第二晶体管，并被配置为被提供第二偏压(VNl)以及接收第二栅电压(NGl)；第二组两个晶体管，其连接到所述第一组两个晶体管，并且包括连接到第五晶体管的第四晶体管，所述第四晶体管被配置为被提供第四偏压(VP2)并接收第三栅电压(PG2)，而所述第五晶体管被配置为被提供第四偏压(VN2)并接收第四栅电压(NG2);以及将所述第三晶体管的第一 n阱连接到所述第五晶体管的第二 n阱的线，所述线被提供第五偏压(VN3);其中:所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管中的ー个或者多个包括延伸漏极器件。在又一个实施方式中，本发明提供ー种高电压行驱动器电路，包括:第一晶体管，其被配置为接收第一栅电压，并具有第一源极和第一延伸漏极；第一组两个晶体管，其连接到所述第一晶体管，并包括第二晶体管和第三晶体管，所述第二晶体管具有第二源极和第二延伸漏极，所述第三晶体管具有第三延伸漏极，所述第二晶体管的所述第二源极与所述第一晶体管的所述第一源极并联连接，所述第二晶体管的所述第二延伸漏极连接到所述第三晶体管的所述第三延伸漏极，所述第二晶体管被配置为由所述第一偏压所偏置，而所述第三晶体管被配置为由第二偏压所偏置并接收第二栅电压；以及第二组两个晶体管，其连接到所述第一组两个晶体管，所述第二组两个晶体管包括第四晶体管和第五晶体管，所述第四晶体管具有第四延伸漏极，所述第五晶体管具有第五延伸漏极，所述第四晶体管的所述第四延伸漏极连接到所述第五晶体管的所述第五延伸漏极，所述第四晶体管被配置为由第四偏压所偏置并接收第三栅电压，而所述第五晶体管被配置为由第五偏压所偏置并接收第四栅电压；以及其中:所述第一晶体管、所述第二晶体管、和所述第四晶体管共享公共块体；以及所述第三晶体管和所述第五晶体管共享另ー个公共块体。附图简述本公开作为例子而不是限制在附图的图中被示出。

图1是示出了非易失性(NV)存储器架构的实施方式的方框图。图2A是示出了可以被包括在图1的NV存储器阵列中的IT SONOS存储单元的实施方式的电路原理图。图2B是示出了可以被包括在图1的NV存储器阵列中的2T SONOS存储单元的实施方式的电路原理图。图3是示出了包括在SONOS存储单元内的N型SONOS晶体管的实施方式的横截面。图4是根据另ー个实施方式的行驱动器电路的实施方式的示意性方框图。图5是示出了根据实施方式的可以用于擦除SONOS存储单元的偏压的表格。图6是不出了根据实施方式的可以用于对SONOS存储单兀编程的偏压的表格。图7是示出了根据实施方式的可以用于SONOS存储单元的正容限模式读取的偏压的表格。图8是示出了根据实施方式的可以用于SONOS存储单元的负容限模式读取的偏压的表格。图9是示出了根据实施方式的可以用于读取SONOS存储单元的偏压的表格。
具体实施例方式在本描述中对“ー个实施方式”或者“实施方式”的提及意味着，结合实施方式描述的特定的特征、结构或者特性包括在本发明至少ー个实施方式中。在本描述中位于不同地方的短语“在一个实施方式中”并不一定指的是同一实施方式。在以下的详细描述中，出于解释的目的，阐述了许多具体细节，以便提供对本申请的主题的彻底的理解。然而，对于本领域中的技术人员很明显，所公开的实施方式、所要求?；さ闹魈庖约八堑牡燃坌问娇梢栽诿挥姓庑┚咛逑附诘那榭鱿卤皇导?。详细描述包括对形成详细描述的一部分的附图的參考。附图根据示例实施方式示出图解。在此也可以被称为“实施例”的这些实施方式被足够详细地描述，以使本领域中的技术人员能够实践在此描述的所要求?；さ闹魈獾氖凳┓绞?。实施方式可以被组合，其它实施方式可以被使用，或者结构、逻辑和电气改变被做出，而不偏离所要求?；さ闹魈獾姆段Ш途?。应该理解，在此描述的实施方式并不打算限制本主题的范围，而是使本领域中的技术人员能够实践、实现、和/或使用本主題。在此描述的实施方式包括允许字线SONOS (WLS)驱动器在高电压(HV)模式下操作的行驱动器电路。特别是，实施方式公开了生成额外的偏压来正确地向各个晶体管的P阱和n阱加偏压，以及HV WLS中的器件的扩散，从而允许许多电压电平在HV WLS上被传递，如在HV操作模式中所需的。作为实施方式的一部分，n讲、p讲以及电源偏压从ー种模式到另ー模式(例如,在擦除和编程之间，从正容限模式到负容限模式，等等)以及从选择的行到取消选择的行明显变化。为了在生成HV信号时实现面积节约，实施方式使用对相应于HV偏压的数据编码的多个水平。特别地，ー些HV信号是全局信号、基于扇区的、或者基于间距或基于行的。为了适应栅氧化层两端以及漏极到源极之间的高电压，延伸漏极器件被包括在电路中。这种器件包括延伸一低掺杂半导体区域的漏极，低掺杂半导体区域在反向偏压期间耗尽，从而允许沟道两端的大量电压下降，并将穿过栅氧化层的电场减小到安全水平。在实施方式中，行驱动器电路包括:第一组两个晶体管，其包括串联的第一晶体管和第二晶体管；与第一组两个晶体管并联的第二组两个晶体管，第二组两个晶体管包括串联的第三晶体管和第四晶体管；以及与第一组两个晶体管并联的第五晶体管。每个晶体管接收栅电压并且具有取决于电路所处于的操作的模式的偏压，如下面将更详细描述的。在非易失性存储器架构中使用的行驱动器电路被包括。图1是示出了非易失性存储器架构100的实施方式的方框图。如图1中所示出的，存储器架构包括可编程非易失性存储单元的阵列110以及用于控制非易失性存储单元被编程、擦除和读取的方式的各种电路和组件。在此将描述使用例如根据Cypress半导体的65nm SONOS加工技术发展的SONOS器件的存储器架构的实施方式。然而，其它实施方式并不被如此限制，并且可以包括根据实质上任何非易失性加工技术发展的实质上任何类型的存储单元。非易失性存储器阵列110包括布置在行和列中的多个存储单元。每个存储单元可以包括ー个(IT)或者两个(2T)晶体管。在图2A中示出了 IT SONOS存储单元的实施方式。图2A中所示出的IT存储单元包括具有栅极、漏极、源极和块体端子(bulk terminal)的N型SONOS晶体管(见图3)。SONOS晶体管的栅极被耦合成接收SONOS字线(WLS)电压、漏极被耦合成接收位线(BL)电压、而源极被耦合成接收源线(SL)电压。如在图3的横截面中所示出的，SONOS晶体管的衬底或者阱被耦合成接收阱偏压(P-WELL)。在图2B中示出了 2T SONOS存储单元的实施方式。图2B中所示出的2T存储单元包括N型SONOS晶体管和N型通过器件(FNPASS, N-type pass device)。通过器件可以被包括以在读取操作期间最小化泄漏电流。SONOS栅极被耦合成接收SONOS字线(WLS)电压，而源极被耦合成接收源线(SL)电压。SONOS晶体管的漏极被耦合到FNPASS器件的源扱。FNPASS器件的栅极被耦合成接收字线(WL)电压，而漏极被耦合成接收位线(BL)电压。SONOS和FNPASS器件共享公共衬底连接。与IT单元一祥，阱偏压(P-WELL)被提供到SONOS和FNPASS器件的衬底以便于读取、擦除和编程操作。在图5-9中示出并且在下面更详细地讨论了用于读取、擦除2T SONOS存储单元并对2T SONOS存储单元编程的示例性电压。图3是示出了 N型SONOS晶体管的实施方式的横截面。尽管示出了 N型器件，在此描述的存储器架构并不被如此限制，并且在其它实施方式中可以包括P型器件。技术人员将理解存储器架构可以如何被修改为适应这种器件。如图3中所示出的，SONOS晶体管的栅极通过ー堆电介质层与沟道分离开。电介质堆(经常被称为“ONO堆”)可以包括沟道上面的薄遂穿层(通常为氧化物)、遂穿层上面的电荷俘获层(通常为氮化物)、以及电荷俘获层和栅极之间的阻挡层(通常为氧化物)。SONOS晶体管的电荷俘获层是例如在图2A和2B中示出的IT存储单元和2T存储单元的存储节点。如以下所描述的，电荷俘获层可以被“充电”来改变SONOS晶体管的阈值电压(VT)、以及改变存储在IT存储单元或者2T存储单元内的位的值(例如，改变为“0”或者“I”)。阈值电压(VT)被定义为让电流流过SONOS晶体管的阈值栅极-源极电压。到BL和SL的连接对应于图2A的IT单元。通过在SONOS晶体管的栅极端子和源极/漏极/衬底端子之间施加具有正确的极性、幅值和持续时间的电压来对SONOS存储单元编程或者擦除SONOS存储单元。该电压被称为栅极到沟道电压。例如，通过将SONOS晶体管的栅极到沟道电压升高到相对高的正值(通常在8V和12V之间)来对SONOS存储单元编程。作为結果，电子从沟道电子隧穿到ONO堆，在ONO堆处，它们在电荷俘获氮化物层中被俘获。俘获的电荷在晶体管漏极和源极之间产生能垒，这升高了 SONOS晶体管的阈值电压(VT)。在一个实施方式中，可以通过将编程的SONOS晶体管的阈值电压升高到实质上正VT来将“I”位存储在存储单元内。通过将负的栅极到沟道电压(通常在-8V和-12V之间)施加到SONOS晶体管来移除在氮化物层内俘获的电子，从而降低SONOS晶体管的阈值电压并擦除存储单元的内容。在一个实施方式中，具有实质上负的VT的被擦除的SONOS晶体管可以用于在存储单元内存储“0”位。一旦被编程或者擦除，就通过将标称电压施加到字线、位线和源线的特定组合并且检测电流是否在相应的位线上流动来读取SONOS存储单元的内容。因此，SONOS晶体管接收电压(例如，正电压(VP0S)、负电压(VNEG)、以及来自电源的电压(vpwr)或者来自地的电压(vgnd))来实现以上提到的操作模式。图4是行驱动器电路400的原理图，行驱动器电路400被配置为驱动WLS，用于阵列110的存储单元的编程、擦除和读取。行驱动器电路400包括五个晶体管，P0、P1、P2、N1和N2，每个晶体管分别具有延伸漏极器件110、102、106、104、108。在实施方式中，晶体管PO和Pl的源极通过节点120并联连接，晶体管Pl的延伸漏极102通过节点122耦合到晶体管NI的延伸漏极104，并且连接到SONOS字线(WLS)。晶体管P2的延伸漏极106通过节点124耦合到晶体管N2的延伸漏极108，并且连接到晶体管Pl的栅极。线130指示晶体管PO,Pl和P2中的每个的P阱到公共块体的连接,而线134连接到晶体管NI和N2的公共块体(bulk)。每个晶体管接收栅电压。特别是，晶体管PO接收第一栅电压PG1、晶体管NI接收第二栅电压NG1、晶体管P2接收第三栅电压PG2、以及晶体管N2接收第四栅电压NG2。晶体管Pl还接收内部生成的栅电压PG。每个晶体管接收对于SONOS存储单元的不同操作模式的偏压。例如，晶体管PO和Pl接收偏压信号，并且被提供第一偏压VPl。晶体管NI被提供第二偏压(VNl)。晶体管P2接收第三偏压(VP2)的信号，而晶体管N2接收第四偏压(VN2)的信号。在实施方式中，桥接器将晶体管NI耦合到晶体管N2，并且桥接器接收第五偏压(VN3)。偏压信号是外部生成的，并且基于其极性，VNl或者VPl被传播到输出WLS。如上面简要提及的，一个或者多个晶体管包括延伸漏极器件。作为結果，当器件被关闭时，可以在结(例如，漏扱-栅极和漏扱-源扱)中的ー个上支持更多电压。在实施方式中，晶体管P0、P1、P2、N1或者N2中的ー个或者多个包括能够支持高达大约5V的延伸漏极器件。在另ー个实施方式，晶体管PO、PU P2、NI或者N2中的ー个或者多个包括能够支持高达大约9V的延伸漏极器件。根据另ー个实施方式，晶体管N2包括5V延伸漏极器件，而其余晶体管P0、P1、P2和NI包括9V延伸漏极器件。在其它实施方式中，一个或者多个晶体管包括共源共栅器件，所述共源共栅器件被加偏压以?；さ缏访馐芄缪褂α?。图5是根据实施方式的用于擦除SONOS存储单元的行驱动器电路400的偏压方案的表格。从左到右，表格包括:第一列，列出被施加到电路400的姆个栅电压和偏压；第二列，“选择的行”，对应于擦除操作被执行的活动(选择的)行；以及第三列，“取消选择的行”，对应于被施加到选择的扇区中的不活动(取消选择的)行的取消选择偏压。在一些实施方式中，非易失性存储器阵列被划分为多个“块”和/或多个“扇区”。在这种情况下，在第二和第三列中所示出的选择和取消选择偏压被施加以启动或者选择块或者扇区。表格还包括第四列，其包括被施加到取消选择的块或者扇区的取消选择偏压。如果存储器阵列没有被划分为块或者扇区，则第二和第三列中所示出的选择偏压和取消选择偏压被施加到整个存储器阵列。如图5中所示出的，为了擦除选择的扇区中的选择的行，来自晶体管PO的输出WLS被偏置到VNEG (对于选择的行)。为了防止ー个或者多个取消选择的行被擦除，输出WLS被偏置到VPOS (对于选择的扇区中的取消选择的行)。接收的栅电压PGl被偏置到VPOS (对于选择的行)和vpwr (对于取消选择的行)；到晶体管NI的栅电压NGl被偏置到0 (例如，地或者vgnd)(对于选择的行)和VNEG (对于取消选择的行);到晶体管P2的栅电压PG2在这两种情况下被偏置到vpwr ;以及到晶体管N2的栅电压NG2在这两种情况下被偏置到O。选择的扇区的偏压VPl和VP2被保持在VPOS处、偏压VNl和VN3被保持在VNEG处、而偏压VN2被偏置到地。对于在擦除模式期间的取消选择的扇区，WLS、VP1和VP2被偏置到vpwr，PG1、PG2、NG1、NG2、VNl和VN2被偏置到地，并且偏压VN3在VNEG处。图6是根据实施方式的用于对SONOS存储单元编程的行驱动器电路的偏压方案的表格。图6类似于图5，除了偏压值项对编程是特定的以外。因此，为了对在选择的扇区中的选择的行编程，来自晶体管PO的输出WLS被偏置到VPOS(对于选择的行)。为了防止选择的扇区中的特定行被编程，输出WLS被偏置到VNEG (对于选择的扇区中的取消选择的行)。接收的栅电压PGl被偏置到vpwr (对于选择的行)或者VPOS (对于取消选择的行);到晶体管NI的栅电压NGl被偏置到VNEG (对于选择的行)或者地(对于取消选择的行)；到晶体管P2的栅电压PG2在这两种情况下被偏置到vpwr ；以及到晶体管N2的栅电压NG2在这两种情况下被偏置到地。选择的扇区的偏压VPl和VP2被偏置到VPOSJIH VNl和VN3在VNEG处、而偏压VN2被偏置到地。对于在编程模式期间的取消选择的扇区，WLS、PG1、NG2、VN1和VN2被偏置到地，而PGl、NGl、VPl和VP2在vpwr处。除擦除模式和编程模式之外，容限模式(匪)读取也在NV存储器阵列110上被进行。丽读取类似于正常读取，除了 SONOS栅极被驱动到VMARG(而不是OV或者地)以外。因此，在容限模式读取期间，VMARG的栅极到源极电压被提供到SONOS器件。在实施方式中，存储器阵列的容限模式读取被发起以确定在擦除/编程操作期间是否满足目标VTE(S0N0S擦除VT)和目标VTP (S0N0S编程VT)值。例如，擦除的SONOS器件具有主要为负的VT (称为VTE)，而编程的SONOS器件具有主要为正的VT (称为VTP)。在一些情况下，负容限模式读取可以被发起以确定是否满足避免过度擦除的目标VTE。正容限模式读取可以被发起以确定是否满足目标VTP。图7是根据实施方式的用于在SONOS存储单元上执行正容限模式读取的行驱动器电路的偏压方案的表格。图7类似于图5和6，除了偏压值项对正容限模式读取是特定的以夕卜。因此，对于在选择的扇区中的选择的行的正容限模式读取，来自晶体管PO的输出WLS被偏置到VMARG (对于选择的行)。对于在选择的扇区中的取消选择的行，WLS输出被偏置到地。接收的栅电压PGl被偏置到地(对于选择的行)和VPOS (对于取消选择的行)；到晶体管NI的栅电压NGl被偏置到地(对于选择的行)和vpwr (对于取消选择的行)；到晶体管P2的栅电压PG2被偏置到VPOS (对于选择的行)和地(对于取消选择的行)；以及到晶体管N2的栅电压NG2被偏置到vpwr (对于选择的行)和-VTP (对于取消选择的行)。对于选择的扇区偏压，VPl被偏置到VMARG、偏压VP2被偏置到VPOSJIH VNl被偏置到地、以及偏压VN2和VN3被偏置到-VTP。对于在正容限模式期间的取消选择的扇区，WLS、PG2、NG2、VNl和VN2被偏置到地；PG1、NG1、VPl和VP2被保持在vpwr处；而VN3被偏置到-VTP。在实施方式中，在正容限模式中，VMARG包括OV到+2.5V的偏压范围。VMARG被传递到WLS输出信号上。对之前被提及为是内部生成的栅电压的PG门信号的控制通过VTP信号来实现，所述VTP信号被设置为小于在PO的源极存在的VMARG。因此，当0〈VMARG〈1.25(即，容限模式的最高有效位DAC (MDAC MSB) =0)时，则VN2=PG=VTP=_1.8V，并且栅氧化层电压(VGOX)〈3.63且I栅极到源极电压(VGS) I >Vth。术语VGOX指的是在不损坏器件的情况下可以被施加在器件两端的最大电压。然而，当VMARG接近+2.5V吋，GOX应カ变为所关心的事。为了最小化栅氧化层应力，VTP被切换到0V，并且VN2=PG=0V以允许VG0X〈3.63且VGS I >Vth。通过根据VMARG来产生偏压，PO被接通并被?；っ馐茉贠V到+2.5V的整个偏压范围上的电压应力。图8是根据实施方式的用于在SONOS存储单元上执行负容限模式读取的行驱动器电路的偏压方案的表格。图8类似于图7，除了偏压值项对负容限模式读取是特定的以外。因此，对于在选择的扇区中的选择的行的负容限模式读取，来自晶体管PO的输出WLS被偏置到VMARG (对于选择的行)。对于在选择的扇区中的取消选择的行，WLS输出被偏置到地。接收的栅电压PGl被偏置到vpwr (对于选择的行)和地(对于取消选择的行)；到晶体管NI的栅电压NGl被偏置到vpwr (对于选择的行)和VNEG (对于取消选择的行);到晶体管P2的栅电压PG2被偏置到地(对于选择的行)和vpwr (对于取消选择的行)；以及到晶体管N2的栅电压NG2被偏置到VNEG (对于选择的行)和地(对于取消选择的行)。对于选择的扇区的偏压VPl被偏置到地、偏压VP2被偏置到vpwr、偏压VNl被偏置到VMARG、以及偏压VN2和VN3被偏置到VNEG。对于在正容限模式期间的取消选择的扇区，WLS、VPU VNl和VN2被偏置到地；PG1、PG2，NGU NG2和VP2被保持在vpwr处；而VN3被偏置到VNEG。对于负容限模式，VMARG包括-2.5V到OV的偏压范围。图9是用于执行读取操作的行驱动器电路的偏压方案的表格。为了读取所有扇区和行，WLS、PG2、VNl、VN2 和 VN3 被偏置到地，而 PGl、NGl、NG2、VPl 和 VP2 被偏置到 vpwr。低电压(LV)电路在读取操作期间驱动通过晶体管。尽管在上面描述了编码的HV信号，将理解，在其它实施方式中，一个或者多个编码的HV信号可以用简单的HV信号代替。在这种情况下，在NV存储器架构中使用较大的复用器和额外的偏压电路，用于选择简单的HV信号，导致较大的硅面积。通过对每个操作模式使用以上所描述的偏压方案，实现HV功能。另外，HV GOX电路可靠性被維持，同时最小化管芯尺寸。特别是，使用以上所描述的器件和方案避免了用于支持高电压VPOS和VNEG之和的非常厚的氧化物(例如，80-90A)的使用。作为結果，上述器件和方案最小化制造成本并简化了器件设计。此外，使用延伸漏极器件来以VGS减小电路驱动HV的做法允许电路抵抗漏极到栅极或者漏极到源极之间的高电压，以及将栅氧化层两端的电场减小到安全水平。尽管出于理解的清楚的目的详细地描述了上述的实施例，本发明不局限于所提供的细节。存在许多用于执行本发明的可选的方式。所公开的实施例是说明性的而不是限制性的。
权利要求
1.ー种操作一电路以提供字线输出(WLS)的方法，包括: 将在第一偏压(VPl)处的第一栅电压(PGl)供应到提供所述输出(WLS)的第一晶体管的源极； 将所述第一偏压(VPl)提供到第二晶体管，并将第二偏压(VNl)和第二栅电压(NGl)提供到第三晶体管，所述第二晶体管串联耦合到所述第三晶体管，并与所述第一晶体管并联； 将第三偏压(VP2)和第三栅电压(PG2)提供到第四晶体管，并将第四偏压(VN2)和第四栅电压(NG2)提供到第五晶体管，所述第四晶体管串联耦合到所述第五晶体管，并且所述第四晶体管和所述第五晶体管耦合到所述第二晶体管的栅极；以及 将第五偏压(VN3)提供到将所述第三晶体管的第一 n阱连接到所述第五晶体管的第二n阱的线。
2.根据权利要求1所述的方法，还包括给所述电路选择性地提供正电压(VPOS)、负电压(VNEG )、在VPOS和VNEG之间的ー个或者多个偏压、电源电压(vpwr )和地电压(vgnd )。
3.根据权利要求2所述的方法， 还包括在具有待选择和取消选择的行的选择的扇区中在擦除模式中操作所述电路，使得: 对于所述选择的扇区的选择的行，所述输出(WLS)被偏置到VNEG，而对于所述选择的扇区的取消选择的行，所述输出(WLS)被偏置到VPOS ； 对于所述选择的行，所述第一栅电压(PGl)被偏置到VP0S，而对于所述取消选择的行，所述第一栅电压(PGl)被偏置到vpwr ； 对于所述选择的行，所述第二栅电压(NGl)被偏置到0，而对于所述取消选择的行，所述第二栅电压(NGl)被偏置到VNEG ； 对于所述选择的行和所述取消选择的行，所述第三栅电压(PG2)被偏置到vpwr ； 对于所述选择的行和所述取消选择的行，所述第四栅电压(NG2)被偏置到0 ; 对于所述选择的行和所述取消选择的行，所述第一偏压(VPl)和所述第三偏压(VP2)被偏置到VPOS ； 对于所述选择的行和所述取消选择的行，所述第二偏压(VNl)和所述第五偏压(VN3)被偏置到VNEG ;以及 对于所述选择的行和所述取消选择的行，所述第四偏压(VN2)被偏置到O。
4.根据权利要求3所述的方法，还包括对于取消选择的扇区在所述擦除模式中操作所述电路，使得: 所述输出(WLS)、所述第一偏压(VP1)、以及所述第三偏压(VP2)被偏置到vpwr ； 所述第一栅电压(PG1)、所述第二栅电压(NG1)、所述第三栅电压(PG2)、所述第四栅电压(NG2 )、所述第ニ偏压(VNl)、以及所述第四偏压(VN2 )被偏置到0 ;以及所述第五偏压(VN3)被偏置到VNEG。
5.根据权利要求2所述的方法，还包括在具有待选择和取消选择的行的选择的扇区中在编程模式中操作所述电路，使得: 对于选择的行，所述输出(WLS)被偏置到VP0S，而对于取消选择的行，所述输出(WLS)被偏置到VNEG ； 对于所述选择的行，所述第一栅电压(PGl)被偏置到vpwr，而对于所述取消选择的行，所述第一栅电压(PGl)被偏置到VPOS ； 对于所述选择的行，所述第二栅电压(NGl)被偏置到VNEG，而对于所述取消选择的行，所述第二栅电压(NGl)被偏置到0 ; 对于所述选择的行和所述取消选择的行，所述第三栅电压(PG2)被偏置到vpwr ； 对于所述选择的行和所述取消选择的行，所述第四栅电压(NG2)被偏置到0 ; 对于所述选择的行和所述取消选择的行，所述第一偏压(VPl)和所述第三偏压(VP2)被偏置到VPOS ； 对于所述选择的行和所述取消选择的行，所述第二偏压(VNl)和所述第五偏压(VN3)被偏置到VNEG ;以及 对于所述选择的行和所述取消选择的行，所述第四偏压(VN2)被偏置到O。
6.根据权利要求5所述的方法，还包括对于取消选择的扇区在所述编程模式中操作，使得: 所述输出(WLS)、所述第三栅电压(PG2)、所述第四栅电压(NG2)、所述第二偏压(VN1)、所述第四偏压(VN2)、以及所述第五偏压(VN3)被偏置到0 ;以及 所述第一栅电压(PG1)、所述第二栅电压(NG1)、所述第一偏压(VP1)、以及所述第三偏压(VP2)被偏置到vpwr。
7.如权利要求2所述的方法，还包括: 给所述电路选择性地提供容限电压(VMARG)和负偏压(-VTP);以及在具有待选择和取消选择的行的选择的扇区中在正容限模式中操作所述电路，使得:对于选择的行，所述输出(WLS)被偏置到VMARG，而对于取消选择的行，所述输出(WLS)被偏置到0 ; 对于所述选择的行，所述第一栅电压(PGl)被偏置到0，而对于所述取消选择的行，所述第一栅电压(PGl)被偏置到VPOS ； 对于所述选择的行，所述第二栅电压(NGl)被偏置到0，而对于所述取消选择的行，所述第二栅电压(NGl)被偏置到vpwr ； 对于所述选择的行，所述第三栅电压(PG2)被偏置到VP0S，而对于所述取消选择的行，所述第三栅电压(PG2)被偏置到0 ; 对于所述选择的行，所述第四栅电压(NG2)被偏置到vpwr，而对于所述取消选择的行，所述第四栅电压(NG2)被偏置到-VTP ； 对于所述选择的行和所述取消选择的行，所述第一偏压(VPl)被偏置到VMARG ； 对于所述选择的行和所述取消选择的行，所述第三偏压(VP2)被偏置到VPOS ； 对于所述选择的行和所述取消选择的行，所述第二偏压(VNl)被偏置到0 ; 对于所述选择的行和所述取消选择的行，所述第五偏压(VN3)被偏置到-VTP ;以及对于所述选择的行和所述取消选择的行，根据对生成VMARG的电路设置的最高有效位(MSB)的值，所述第四偏压(VN2)被选择性地偏置到-VTP或者O。
8.根据权利要求7所述的方法，还包括对于取消选择的扇区在所述正容限模式中操作所述电路，使得: 所述输出(WLS)、所述第三栅电压(PG2)、所述第四栅电压(NG2)、所述第二偏压(VN1)、以及所述第四偏压(VN2)被偏置到0 ;所述第一栅电压(PG1)、所述第二栅电压(NG1)、所述第一偏压(VP1)、以及所述第三偏压(VP2)被偏置到vpwr ；以及 所述第五偏压(VN3)被偏置到-VTP。
9.如权利要求2所述的方法，还包括: 将容限电压(VMARG)提供到所述电路；以及 在具有待选择和取消选择的行的选择的扇区中在负容限期间操作所述电路，使得:对于选择的行，所述输出(WLS)被偏置到VMARG，而对于取消选择的行，所述输出(WLS)被偏置到O ; 对于所述选择的行，所述第一栅电压(PGl)被偏置到vpwr，而对于所述取消选择的行，所述第一栅电压(PGl)被偏置到O ; 对于所述选择的行，所述第二栅电压(NGl)被偏置到vpwr，而对于所述取消选择的行，所述第二栅电压(NGl)被偏置到VNEG ； 对于所述选择的行，所述第三栅电压(PG2)被偏置到O，而对于所述取消选择的行，所述第三栅电压(NGl)被偏置到vpwr ； 对于所述选择的行，所述第四栅电压(NG2)被偏置到VNEG，而对于所述取消选择的行，所述第四栅电压(NG2)被偏置到O ; 对于所述选择的行和所述取消选择的行，所述第一偏压(VPl)被偏置到O ; 对于所述选择的行 和所述取消选择的行，所述第三偏压(VP2)被偏置到vpwr ； 对于所述选择的行和所述取消选择的行，所述第二偏压(VNl)被偏置到VMARG ;以及对于所述选择的行和所述取消选择的行，所述第四偏压(VN2)和所述第五偏压(VN3)被偏置到VNEG。
10.根据权利要求9所述的方法，还包括对于取消选择的扇区在所述负容限模式中操作所述电路，使得: 所述输出(WLS)、所述第一偏压(VP1)、所述第二偏压(VN1)、以及所述第四偏压(VN2)被偏置到0 ; 所述第一栅电压(PG1)、所述第二栅电压(NG1)、所述第三栅电压(PG2)、所述第四栅电压(NG2)、以及所述第三偏压(VP2)被偏置到vpwr ;以及所述第五偏压(VN3)被偏置到VNEG。
11.根据权利要求2所述的方法，还包括对于所有扇区和行在读取模式中操作所述电路，使得: 所述输出(WLS)、所述第三栅电压(PG2)、所述第二偏压(VN1)、所述第四偏压(VN2)、以及所述第五偏压(VN3)被偏置到0 ;以及 所述第一栅电压(PG1)、所述第二栅电压(NG1)、所述第四栅电压(NG2)、所述第一偏压(VP1)、以及所述第三偏压(VP2)被偏置到vpwr。
12.根据权利要求1所述的方法，其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管中的ー个或者多个包括延伸漏极晶体管。
13.ー种高电压行驱动器电路，包括: 第一晶体管，其被配置为接收第一栅电压(PGl)、被提供第一偏压(VPl)并提供输出(WLS)；第一组两个晶体管，其包括第二晶体管和第三晶体管，所述第二晶体管与所述第一晶体管并联连接，并被配置为被提供所述第一偏压(VPl )，而所述第三晶体管连接到所述第二晶体管，并被配置为被提供第二偏压(VNl)以及接收第二栅电压(NGl)； 第二组两个晶体管，其连接到所述第一组两个晶体管，并且包括连接到第五晶体管的第四晶体管，所述第四晶体管被配置为被提供第四偏压(VP2)并接收第三栅电压(PG2)，而所述第五晶体管被配置为被提供第四偏压(VN2)并接收第四栅电压(NG2);以及 将所述第三晶体管的第一 n阱连接到所述第五晶体管的第二 n阱的线，所述线被提供第五偏压(VN3)； 其中: 所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管中的ー个或者多个包括延伸漏极器件。
14.根据权利要求13所述的高电压行驱动器电路，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管包括9V延伸漏极器件。
15.根据权利要求14所述的高电压行驱动器电路，其中所述第五晶体管包括5V延伸漏极器件。
16.根据权利要求13所述的高电压行驱动器电路，其中在具有待选择和取消选择的多个行的选择的扇区的擦除模式期间: 对于所述选择的扇区的选择的行，所述输出(WLS)被偏置到VNEG，而对于所述选择的扇区的取消选择的行，所述输出(WLS)被偏置到VPOS ； 对于所述选择的行， 所述第一栅电压(PGl)被偏置到VP0S，而对于取消选择的行，所述第一栅电压(PGl)被偏置到vpwr ； 对于所述选择的行，所述第二栅电压(NGl)被偏置到0，而对于取消选择的行，所述第ニ栅电压(NGl)被偏置到VNEG ； 对于所述选择的行和所述取消选择的行，所述第三栅电压(PG2)被偏置到vpwr ;以及 对于所述选择的行和所述取消选择的行，所述第四栅电压(NG2)被偏置到O。
17.根据权利要求13所述的高电压行驱动器电路，其中在具有待选择和取消选择的多个行的选择的扇区的编程模式期间: 对于所述选择的扇区的选择的行，所述输出(WLS)被偏置到VP0S，而对于所述选择的扇区的取消选择的行，所述输出(WLS)被偏置到VNEG ； 对于所述选择的行，所述第一栅电压(PGl)被偏置到vpwr，而对于所述取消选择的行，所述第一栅电压(PGl)被偏置到VPOS ； 对于所述选择的行，所述第二栅电压(NGl)被偏置到VNEG，而对于所述取消选择的行，所述第二栅电压(NGl)被偏置到0 ; 对于所述选择的行和所述取消选择的行，所述第三栅电压(PG2)被偏置到vpwr ;以及 对于所述选择的行和所述取消选择的行，所述第四栅电压(NG2)被偏置到O。
18.根据权利要求13所述的高电压行电路，还被配置为接收容限电压(VMARG)和负偏压(-VTP)，并且其中在具有待选择和取消选择的多个行的选择的扇区中的正容限模式期间: 对于所述选择的扇区的选择的行，所述输出(WLS)被偏置到VMARG，而对于所述选择的扇区的取消选择的行，所述输出(WLS)被偏置到O ; 对于所述选择的行，所述第一栅电压(PGl)被偏置到O，而对于所述取消选择的行，所述第一栅电压(PGl)被偏置到VPOS ； 对于所述选择的行，所述第二栅电压(NGl)被偏置到0，而对于所述取消选择的行，所述第二栅电压(NGl)被偏置到vpwr ； 对于所述选择的行，所述第三栅电压(PG2)被偏置到VP0S，而对于所述取消选择的行，所述第三栅电压(PG2)被偏置到0 ;以及 对于所述选择的行，所述第四栅电压(NG2)被偏置到vpwr，而对于所述取消选择的行，所述第四栅电压(NG2)被偏置到-VTP。
19.根据权利要求13所述的高电压行电路，还被配置为接收容限电压(VMARG)，并且其中在具有待选择和取消选择的多个行的选择的扇区中的负容限模式期间: 对于所述选择的扇区的选择的行，所述输出(WLS)被偏置到VMARG，而对于所述选择的扇区的取消选择的行，所述输出(WLS)被偏置到0 ; 对于所述选择的行，所述第一栅电压(PGl)被偏置到vpwr，而对于所述取消选择的行，所述第一栅电压(PGl)被偏置到0 ; 对于所述选择的行，所述第二栅电压(NGl)被偏置到vpwr，而对于所述取消选择的行，所述第二栅电压(NGl)被偏置到VNEG ； 对于所述选择的行，所述第三栅电压(PG2)被偏置到0，而对于所述取消选择的行，所述第三栅电压(PG2)被偏置到vpwr ;以及 对于所述选择的行，所述第四栅电压(NG2)被偏置到VNEG，而对于所述取消选择的行，所述第四栅电压(NG2)被偏置到O。
20.ー种高电压行驱动器电路，包括: 第一晶体管，其被配置为接收第一栅电压，并具有第一源极和第一延伸漏扱； 第一组两个晶体管，其连接到所述第一晶体管，并包括第二晶体管和第三晶体管，所述第二晶体管具有第二源极和第二延伸漏极，所述第三晶体管具有第三延伸漏极，所述第二晶体管的所述第二源极与所述第一晶体管的所述第一源极并联连接，所述第二晶体管的所述第二延伸漏极连接到所述第三晶体管的所述第三延伸漏极，所述第二晶体管被配置为由所述第一偏压所偏置，而所述第三晶体管被配置为由第二偏压所偏置并接收第二栅电压；以及 第二组两个晶体管，其连接到所述第一组两个晶体管，所述第二组两个晶体管包括第四晶体管和第五晶体管，所述第四晶体管具有第四延伸漏极，所述第五晶体管具有第五延伸漏极，所述第四晶体管的所述第四延伸漏极连接到所述第五晶体管的所述第五延伸漏极，所述第四晶体管被配置为由第四偏压所偏置并接收第三栅电压，而所述第五晶体管被配置为由第五偏压所偏置并接收第四栅电压；以及其中: 所述第一晶体管、所述第二晶体管、和所述第四晶体管共享公共块体；以及 所述第三晶体管和所述第五晶体管共享另ー个公共块体。
全文摘要
本发明涉及耐高电压行驱动器。电路配置成将在第一偏压(VP1)处的第一栅电压(PG1)供应到提供输出(WLS)的第一晶体管的源极，将所述第一偏压(VP1)提供到第二晶体管并将第二偏压(VN1)和第二栅电压(NG1)提供到第三晶体管，第二晶体管串联耦合到第三晶体管并与第一晶体管并联，以将第三偏压(VP2)和第三栅电压(PG2)提供到第四晶体管以及将第四偏压(VN2)和第四栅电压(NG2)提供到第五晶体管，第四晶体管串联耦合到第五晶体管，并且第四晶体管和第五晶体管耦合到第二晶体管的栅极，并将第五偏压(VN3)提供到将第三晶体管连接到第五晶体管的线。
文档编号G11C16/02GK103137198SQ20121049164
公开日2013年6月5日 申请日期2012年11月27日 优先权日2011年12月2日
发明者波格丹·乔盖斯库, 莱恩·希洛斯 申请人:赛普拉斯半导体公司