具有指定区域存储器访问调度的存储器系统的制作方法
【专利说明】具有指定区域存储器访问调度的存储器系统
[0001]发明背景发明领域
[0002]本公开大致涉及存储器器件，并且更具体地涉及调度用于存储器器件的存储器访问。
【背景技术】
[0003]存储器延迟和带宽是许多处理系统中的显著性能瓶颈。这些性能因素通常受存储器单元访问时间和遍历存储器内各个互连件的信号的传播延迟的影响。在常规的存储器控制器具体实施中，采用调度访问存储器子系统的存储器的最坏情况下的方法，存储器控制器由此假设应用于整个存储器子系统的固定的最坏情况下存储器时序参数。
[0004]附图简述
[0005]通过参考附图，将更好理解本公开，并且本公开的多个特征和优点对于本领域的技术人员来说是显而易见的。在不同附图中使用相同参考标号指示类似或相同的项。
[0006]图1是示出根据一些实施例的采用具有指定区域存储器访问调度的存储器的示例处理系统的示图。
[0007]图2是示出根据一些实施例的图1的处理系统的示例垂直堆叠式裸片具体实施的分解透视图的示图。
[0008]图3是示出根据一些实施例的图1的处理系统的另一示例垂直堆叠式裸片实施的分解透视图的示图。
[0009]图4是示出根据一些实施例的采用时序剖析器的示例存储器控制器的示图。
[0010]图5是示出根据一些实施例用于剖析存储器的存储器时序参数的方法的流程图。
[0011]图6是示出根据一些实施例基于指定区域存储器时序参数调度存储器范围的过程的时序图。
[0012]图7是示出根据一些实施例用于设计和制造集成电路(IC)器件的流程图，所述IC器件实现基于指定区域存储器时序参数调度存储器访问的存储器控制器。
【具体实施方式】
[0013]图1-7示出通过使用基于指定区域存储器时序参数的存储器访问调度，减少延迟并提高处理系统或其他电子装置的存储器子系统的带宽和功率效率的示例技术。各个因素，诸如半导体制造工艺、器件温度和老化效应会致使存储器访问不同存储器区域的存储器单元访问时间和信号传播时间明显改变，这在当为了降低功耗的目的电源电压缩小至晶体管阈值电压(Vth)电平时变得特别有害。在常规系统中，这些性能变化通常通过选择基于最坏情形下的保守的时序参数并使用这些相同的用于每个存储器访问的保守时序参数来管理，不管该区域是否是存储器访问的目标。相反，在一些实施例中，存储器控制器通过剖析用于存储器的多个区域的每个区域的一个或多个存储器时序参数、将测得的时序参数保存至时序数据存储并随后基于所剖析的与是存储器访问目标的区域相关联的指定区域存储器时序参数调度存储器访问来有效调度存储器访问。因此，存储器控制器可以通过利用不同区域之间的性能变化来减少延迟并提高存储器子系统的功率效率，使得存储器访问的时序和序列反映由不同存储器区域展现的不同存储器时序。所剖析存储器的颗粒度可以包括例如一个或多个单元、行、组、级、芯片、存储器?？?例如，双列直插内存?？榛颉癉MMS”)、沟道等的集合。
[0014]堆叠式裸片或三维(3D)、动态随机存取存储器(DRAM)类存储器子系统往往被视为用作大型片上高速缓存。不过，由于DRAM架构的某些方面并且由于裸片到裸片的制造工艺差异以及由于堆叠式裸片存储器中的存储器裸片的堆叠式布置的互连构形，此类存储器子系统往往展现出存储器时序的显著区域到区域的差异。结合以逐个区域为基础局部储存存储器时序信息的能力，这使得堆叠式裸片存储器很好适合基于区域的存储器访问调度。因此在本文中，示例基于区域的存储器访问调度技术在堆叠式裸片DRAM存储器的示例语境下描述。不过，这些技术并不局限于这个示例语境，而是同样适用于任何品种堆叠式或非堆叠式存储器架构，所述存储器架构包括但不限于静态随机存取存储器(SRAM)、铁电体RAM(F-RAM)、磁阻RAM(MRAM)、相变RAM、电阻RAM、闪存存储器等。
[0015]图1示出根据一些实施例实现基于区域的存储器访问调度的示例处理系统100。处理系统100可以包括各种处理系统中的任一种，所述处理系统包括笔记本或平板电脑、台式计算机、服务器、网络路由器、交换机或集线器、能计算的蜂窝手机、个人数字助理、游戏控制台等。处理系统100可在单个裸片或多个裸片上实现，所述多个裸片包括如后面示例所示的多个堆叠式裸片。
[0016]在所述示例中，处理系统100包括一个或多个处理器101、一个或多个存储器控制器102和存储器阵列104。处理器101包括一个或多个处理器核116，诸如一个或多个中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)等。处理器101还包括集成北桥120、输入/输出(I/O)控制器122、一个或多个高速缓存器级118等。北桥120经由主总线126连接至存储器控制器102。主总线126可以根据各种常规互连或总线架构中的任一种来实现，诸如外围组件快速互连(PC1-E)架构、超传输架构、快速路径互连(QPI)架构等。另选地，主总线126可以根据专用总线架构来实现。I/O控制器122可以连接至一个或多个外部装置124，诸如至显示部件、存储装置、输入装置(例如，鼠标或键盘)等的一个或多个外部接口。
[0017]系统100的处理组件耦合至存储器子系统，所述存储器子系统由存储器控制器102和存储器阵列104组成。存储器阵列104可实现各种存储器件，其包括但不限于诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、铁氧体RAM(F-RAM)j|^iRAM(MRAM)等的存储器架构。为了本公开的目的，各个实施例在DRAM阵列和DRAM存储器控制器的语境下描述。在该示例语境中，存储器阵列104包括多个DRAM阵列106。如下面所详述的，存储器子系统可实现为堆叠式裸片存储器器件，因此，DRAM阵列106可实施为例如堆叠式裸片存储器内的单独存储器裸片。
[0018]在工作时，存储器控制器102服务由处理系统100的处理元件发出的存储器读和存储器写请求。为此，存储器控制器102实现用于访问DRAM阵列106和用于与主总线126接口的控制器逻辑108。响应于存储器访问请求，控制器逻辑108向DRAM阵列106发出命令。响应于对应地址的读请求，控制器逻辑108向DRAM阵列106传送信号以在寻址位置读取存储的数据。响应于写请求，控制器逻辑108向DRAM阵列106传送信号以将数据写至寻址位置。
[0019]每个存储器业务的正确操作在遵循某些存储器时序参数诸如RAS预充电或“tRP”时序参数的控制器逻辑108上判定，所述时序参数反映禁用对数据线的访问和启用对另一数据线的访问之间所需的时间。在具体实施中，一些或全部存储器时序参数可根据被访问存储器阵列104的区域来改变。因此，在一些实施例中，控制器逻辑108经配置基于指定区域存储器时序参数来缓冲、重新排序或调度存储器请求以便提高性能和效率。为此，存储器控制器102也实现剖析逻辑110和时序数据存储112以确定和存储指定区域的存储器时序信息。如下面参考图4和6所详述的，在一些实施例中，剖析逻辑110评估存储器阵列104的一组一个或多个存储器区域的每个存储器区域，以确定专属该区域的一个或多个存储器时序参数。随后用于该区域的存储器时序信息可保持在时序数据存储112中，时序数据存储112可以包括各种存储机构中的任一种，诸如存储器阵列、一组寄存器或高速缓存器、布鲁姆过滤器(bloom filter)、内容选址存储器(CAM)等。如此分析的存储器阵列104的区域的颗粒度可以包括但不限于基于单元的区域、基于组的区域、基于行的区域、基于沟道的区域、基于芯片的区域、基于存储器?？榈那虻纫约八堑淖楹?。
[0020]响应于触发事件，剖析逻辑110初始化测试进程以测量存储器阵列104的可用区域的每个区域的对应存储器时序参数。该触发事件可以包括例如上电复位、定时器流逝、来自处理器101或其他控制器的命令、感测的超过阈值的温度变化(并由此指示可能的时序参数中由温度引起的变化)、在动态电压和频率调节(DVFS)操作期间初始化的触发等等。测试进程可以包括例如，在改变可用存储器时序参数的值时，重复写入并随后访问对应区域的测试图案。时序参数还可以通过执行至在不同温度或服务时间下的延迟值的表格或存储可用于使用作为输入的温度和服务时间计算延迟的公式的表示的查询来更新。当可靠的最