动态随机存取存储器装置及其设计方法与流程

本公开涉及存储器，具体而言，涉及一种动态随机存取存储器装置及动态随机存取存储器装置的设计方法。

背景技术：

1、随着市场需求层出不穷，芯片迭代更新速度加快，为适应因不同产品性能取向产生的版图架构、引脚位置、布线方式等变化，往往需要基于一个基础电路开发不同型号的产品。

2、相关技术中的动态随机存取存储器(dynamic?random?access?memory，dram)电路设计方案是基于不同市场需求有针对性地开发相应性能的产品，由此衍生出版图架构、引脚位置、布线方式等变化。通常的开发都是基于一套基础电路上进行相应的性能提升，因此为了适应上述版图变化需要重新优化相应数据通路的时序设计，这大大增加了芯片设计周期与工作量。

3、在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开提供一种动态随机存取存储器装置及动态随机存取存储器装置的设计方法，该装置可以使动态随机存取存储器装置中的不同读数据通路读取数据的时间趋于一致，有利于后一级电路的时序设计和调节，该装置具有高版图适应性，在满足读写时序要求的基础上，减轻芯片的设计周期与工作量。

2、本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

3、本公开实施例提供一种动态随机存取存储器装置，包括：第一读数据通路和第二读数据通路，所述第一读数据通路包括第一存储体和第一延时单元，所述第二读数据通路包括第二存储体和第二延时单元；其中，所述第一延时单元电连接于所述第一存储体，所述第二延时单元电连接于所述第二存储体，所述第一延时单元和所述第二延时单元分别用于调节所述第一读数据通路和所述第二读数据通路读取数据的时间使得所述第一读数据通路和所述第二读数据通路读取数据的时间趋于一致。

4、在本公开的一些示例性实施例中，所述第一存储体输出第一读取数据及第一锁存使能信号至锁存器，所述第二存储体输出第二读取数据及第二锁存使能信号至所述锁存器，所述锁存器被所述第一锁存使能信号使能时输出所述第一读取数据，所述锁存器被所述第二锁存使能信号使能时输出所述第二读取数据。

5、在本公开的一些示例性实施例中，所述第一读数据通路还包括第一数据选择器和锁存器，所述第二读数据通路还包括第二数据选择器和所述锁存器；其中，所述第一数据选择器电连接于所述第一延时单元和所述锁存器之间，所述第二数据选择器电连接于所述第二延时单元和所述锁存器之间；所述第一存储体输出的第一锁存使能信号经过所述第一延时单元和所述第一数据选择器到达所述锁存器，所述第二存储体输出的第二锁存使能信号经过所述第二延时单元和所述第二数据选择器到达所述锁存器；所述第一延时单元和所述第二延时单元分别用于调节所述第一锁存使能信号和所述第二锁存使能信号到达所述锁存器的时间使得所述第一读数据通路和所述第二读数据通路读取数据的时间趋于一致。

6、在本公开的一些示例性实施例中，所述第一延时单元包括至少一个第一负载电容，所述第二延时单元包括至少一个第二负载电容；所述第一延时单元用于通过调节所述第一负载电容的数量以调节所述第一锁存使能信号到达所述锁存器的时间，所述第二延时单元用于通过调节所述第二负载电容的数量以调节所述第二锁存使能信号到达所述锁存器的时间。

7、在本公开的一些示例性实施例中，所述第一延时单元中所述第一负载电容的数量和所述第二延时单元中所述第二负载电容的数量是根据第一数据通路和第二数据通路的读取数据的时间确定的。

8、在本公开的一些示例性实施例中，调节所述第一读数据通路或第二读数据通路读取数据的时间使得所述第一读数据通路或第二读数据通路读取数据的时间与所述动态随机存取存储器的所有读数据通路中最长读数据通路的读取数据的时间之差小于预设值。

9、在本公开的一些示例性实施例中，所述第一读数据通路还包括第一灵敏放大器，所述第二读数据通路还包括第二灵敏放大器；其中，所述第一灵敏放大器电连接于所述第一存储体和所述第一数据选择器之间，所述第二灵敏放大器电连接于所述第二存储体和所述第二数据选择器之间；所述第一存储体输出的第一读取数据经过所述第一灵敏放大器和所述第一数据选择器到达所述锁存器，所述第二存储体输出的第二读取数据经过所述第二灵敏放大器和所述第二数据选择器到达所述锁存器。

10、在本公开的一些示例性实施例中，所述第一读数据通路还包括dq焊盘，所述第二读数据通路还包括所述dq焊盘；所述dq焊盘电连接于所述锁存器，用于将所述第一读取数据或第二读取数据输出所述动态随机存取存储器装置；其中，所述读取数据的时间为所述动态随机存取存储器装置接收到读取指令到所述dq焊盘输出所述第一读取数据或所述第二读取数据的时间。

11、在本公开的一些示例性实施例中，所述dq焊盘通过并串转换?？楹屯馇餍Ｄ？榈缌佑谒鏊嫫?，其中所述并串转换?？槎运鏊嫫魇涑龅乃龅谝欢寥∈莼虻诙寥∈葑谝淮惺莼虻诙惺?，所述外驱动调校?？槎运龅谝淮惺莼虻诙惺萁凶杩蛊ヅ浜笫涑龅剿鰀q焊盘。

12、本公开实施例提供一种存储器的动态随机存取存储器装置的设计方法，所述动态随机存取存储器装置包括第一读数据通路和第二读数据通路，所述第一读数据通路包括第一存储体和第一延时单元，所述第二读数据通路包括第二存储体和第二延时单元，所述第一延时单元电连接于所述第一存储体，所述第二延时单元电连接于所述第二存储体；所述方法包括：确定所述第一读数据通路的读取数据的时间；确定所述第二读数据通路的读取数据的时间；调节第一延时单元和所述第二延时单元，使得所述第一读数据通路和所述第二读数据通路读取数据的时间趋于一致。

13、在本公开的一些示例性实施例中，所述第一读数据通路还包括第一数据选择器和锁存器，所述第二读数据通路还包括第二数据选择器和所述锁存器，所述第一数据选择器电连接于所述第一延时单元和所述锁存器之间，所述第二数据选择器电连接于所述第二延时单元和所述锁存器之间；所述第一存储体输出的第一锁存使能信号经过所述第一延时单元和所述第一数据选择器到达所述锁存器，所述第二存储体输出的第二锁存使能信号经过所述第二延时单元和所述第二数据选择器到达所述锁存器；调节第一延时单元和所述第二延时单元，使得所述第一读数据通路和所述第二读数据通路读取数据的时间趋于一致的步骤，包括：调节所述第一延时单元和所述第二延时单元，以调节所述第一锁存使能信号和所述第二锁存使能信号到达所述锁存器的时间，使得所述第一读数据通路和所述第二读数据通路读取数据的时间趋于一致。

14、在本公开的一些示例性实施例中，调节第一延时单元和所述第二延时单元，使得所述第一读数据通路和所述第二读数据通路读取数据的时间趋于一致的步骤，包括：调节所述第一读数据通路或第二读数据通路读取数据的时间使得所述第一读数据通路或第二读数据通路读取数据的时间与所述动态随机存取存储器的所有读数据通路中最长读数据通路的读取数据的时间之差小于预设值。

15、本公开实施例提供的动态随机存取存储器装置，通过在第一读数据通路和第二读数据通路中分别设置延时单元，通过延时单元分别调节第一读数据通路和第二读数据通路的读取数据的时间，使得第一读数据通路和第二读数据通路的读取数据的读取数据的时间趋于一致，有利于后一级电路的时序设计和调节；对于不同版图架构的动态随机存取存储器装置，可以通过在不同存储体的读数据通路中设置延时可调节的延时单元，使得在不同版图布局下从各个存储体读取数据的时间趋于一致，这种包括延时单元的动态随机存取存储器装置的结构适用于不同版图架构的动态随机存取存储器装置，可以在动态随机存取存储器装置版图确定之后确定延时单元的设置，具有高版图适应性，在满足读写时序要求的基础上，减轻芯片的设计周期与工作量。

16、应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。