半导体时延测试方法、装置、电子设备和存储介质与流程

本发明涉及半导体老化测试领域，特别是涉及一种半导体时延测试方法、装置、电子设备和存储介质。

背景技术：

1、随着半导体制造技术的飞速发展，高速、高容量的存储器层出不穷，对半导体存储器老化测试设备的需求也日益增加。

2、传统时延测试系统中，我们需要设计专门用于测试的测试板，将所需要的信号两头用同轴头引出来，再将同轴头和对应的网分连接而测试，此种测试方法需要单独设计测试板，并且测试通道数受限于同轴头的个数。现有方案多采用网络分析仪(tdr取样头)，通过线缆，sma接头，和pcb板上的同轴端子连接；由于同轴端子需要大面积占用pcb板上的有限空间，实际操作中，测试通道受限于pcb板的面积。一般需要单独设计测试板来测试bib上的各通道的时延情况。本方案提出了一种高速测试设备的信号时延测试方法。

技术实现思路

1、本发明的目的在于提供一种半导体时延测试方法、装置、电子设备和存储介质，直接将测试探针组对接测量背板的信号孔，不受限于同轴连接器的个数，可有效的提升测试通道数和测试效率。

2、为解决上述技术问题，本发明采用的一个技术方案是：

3、第一方面，本实施例提供了一种半导体时延测试方法，测试回路上设置有网络分析仪、同轴连接器、线缆和老化测试板卡，还包括测试探针组，所述老化测试板卡上设置有若干信号孔，所述线缆依次将所述网络分析仪、所述同轴连接器、所述测试探针组连接，所述测试探针组中的探针根据测试要求依次插入所述信号孔内。本申请针的测试回路采用测试探针组对信号孔进行测试，测试结果传输至同一网络分析仪，由于避免了同轴连接器和老化测试板卡连接进行测试时延，本申请不受限于同轴连接器的个数，可有效的提升测试通道数和测试效率。

4、所述老化测试板卡设置有第二背板，所述信号孔设置于所述第二背板内。

5、所述测试回路上还设置有第一背板，所述所述测试探针组与第一背板连接，所述第一背板和所述第二背板对接，确保所述探针与对于所述信号孔直接或间接相连。

6、s1、测试器测量第一第一背板信号孔的时延，测试的时间为t1；

7、s2、所述第一背板的连接器和所述测试板卡的第二背板对接之后，所述测试器再次测量所述第一背板信号孔的时延，测试的时间为t2；

8、s3、所述测试板卡的时延时间为t＝t2-t1。

9、本发明还提供了一种半导体时延测试方法，包括以下步骤：

10、s1、测试探针组测量第一背板信号孔的时延，测试的时间为t1；

11、s2、所述第一背板的连接器和所述老化测试板卡的第二背板对接之后，所述测试探针组再次测量所述第一背板信号孔的时延，测试的时间为t2；

12、s3、所述老化测试板卡的时延时间为t＝t2-t1。

13、所述s1中测试探针组依次通过线缆、同轴连接器、线缆与网络分析仪连接。

14、所述s2的老化测试板卡上放置多个被测器件，多个所述被测器件的引脚与所述老化测试板卡的第二背板连接。

15、s2中所述老化测试板卡的第二背板和多个所述被测器件形成拓扑结构。

16、所述s2所述第一背板的连接器和所述老化测试板卡的第二背板对接采用公母端子插头的连接方式。

17、本发明还提供了一种半导体时延测试装置，包括网络分析仪，测试探针组、第一背板和老化测试板卡，

18、所述第一背板与所述老化测试板卡的第二背板接入器连接形成拓扑结构，用于传输所述老化测试板卡上的被测器件的信号；

19、所述网络分析仪依次通过线缆、所述同轴连接器、所述线缆与所述测试探针组连接，用于分别测量并计算所述第一背板、所述老化测试板卡的时延。

20、本发明还提供了一种时延测试系统，包括至少一个处理器；以及

21、与至少一个所述处理器通信连接的存储器；其中，

22、所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行上述任一项所述的测试方法。

23、本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现上述任一项所述的测试方法。

24、本发明的一种半导体时延测试方法、装置、电子设备和存储介质，直接将测试探针组的探针直接或间接相连pcb上的信号孔，不受限于同轴连接器的个数，可有效的提升测试通道数和测试效率。

技术特征：

1.一种半导体时延测试方法，测试回路上设置有网络分析仪、同轴连接器、线缆和老化测试板卡，其特征在于，还包括测试探针组，所述老化测试板卡上设置有若干信号孔，所述线缆依次将所述网络分析仪、所述同轴连接器、所述测试探针组连接，所述测试探针组中的探针根据测试要求依次插入所述信号孔内。

2.根据权利要求1所述的一种半导体时延测试方法，其特征在于，所述老化测试板卡设置有第二背板，所述信号孔设置于所述第二背板内。

3.根据权利要求2所述的一种半导体时延测试方法，其特征在于，所述测试回路上还设置有第一背板，所述所述测试探针组与第一背板连接，所述第一背板和所述第二背板对接，确保所述测试探针组中的探针与对于所述信号孔直接或间接相连。

4.根据权利要求3所述的一种半导体时延测试方法，其特征在于，：

5.一种半导体时延测试方法，其特征在于，包括以下步骤：

6.根据权利要求5所述的一种半导体时延测试方法，其特征在于，所述s1中测试探针组依次通过所述线缆、所述同轴连接器、所述线缆与所述网络分析仪连接。

7.根据权利要求5所述的一种半导体时延测试方法，其特征在于，所述s2的所述老化测试板卡上放置多个被测器件，多个所述被测器件的引脚与所述老化测试板卡的所述第二背板连接。

8.根据权利要求5所述的一种半导体时延测试方法，其特征在于，s2中所述老化测试板卡的所述第二背板和多个所述被测器件形成拓扑结构。

9.根据权利要求5所述的一种半导体时延测试方法，其特征在于，所述s2所述第一背板的连接器和所述老化测试板卡的所述第二背板对接采用公母端子插头的连接方式。

10.一种半导体时延测试装置，其特征在于，包括网络分析仪，测试探针组、第一背板和老化测试板卡，

11.一种时延测试系统，其特征在于：包括至少一个处理器；以及

12.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现权利要求1-9中任一项所述的测试方法。

技术总结
本发明公开了一种半导体时延测试方法，一种半导体时延测试方法，测试回路上设置有网络分析仪、同轴连接器、线缆和老化测试板卡，还包括测试探针组，所述老化测试板卡上设置有若干信号孔，所述线缆依次将所述网络分析仪、所述同轴连接器、所述测试探针组连接，所述测试探针组中的探针根据测试要求依次插入所述信号孔内。通过上述方式，本发明直接将测试探针组的探针直接或间接相连测量背板的信号孔，不受限于同轴连接器的个数，可有效的提升测试通道数和测试效率。

技术研发人员：请求不公布姓名
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技术研发日：
技术公布日：2024/4/24