一种运算放大器电路及其实现方法
【专利摘要】本发明公开了一种运算放大器电路，在运算放大器电路中放大电路的供电端串接第一电压钳位电路，在放大电路的供电电压超过放大电路正常工作所允许的电压值时，所述第一电压钳位电路钳位所述供电电压；本发明同时还公开了一种运算放大器电路的实现方法，通过本发明的方案，能够防止运算放大器的供电电压过高，避免烧毁运算放大器中放大电路的器件。
【专利说明】—种运算放大器电路及其实现方法
【技术领域】
[0001]本发明涉及运算放大技术，尤其涉及一种运算放大器电路及其实现方法。
【背景技术】
[0002]运算放大器电路是具有一定放大倍数的电路单元，在实际电路中，运算放大器电路通常结合反馈网络共同组成某种功能?？?。运算放大器电路是一个从功能角度命名的电路单元，可以由分立的器件实现，也可以在半导体芯片中实现。随着半导体技术的发展，大部分的运算放大器电路是以单芯片的形式存在。
[0003]运算放大器电路正常工作时需要外围电路提供固定的供电电压，在外围电路出现故障，导致供电电压超过正常工作值时，运算放大器电路不能正常工作，并有可能烧毁内部器件。
【发明内容】
[0004]为解决现有技术中的问题，本发明提供一种运算放大器电路及其实现方法。
[0005]为达到上述目的，本发明的技术方案是这样实现的:
[0006]本发明提供的一种运算放大器电路，该运算放大器电路包括:第一电压钳位电路和放大电路；其中，
[0007]第一电压钳位电路，串接在放大电路的供电端，配置为在放大电路的供电电压超过放大电路正常工作所允许的电压值时，钳位所述供电电压。
[0008]本发明提供的一种运算放大器电路的实现方法，该方法包括:
[0009]在运算放大器电路中放大电路的供电端串接第一电压钳位电路，在放大电路的供电电压超过放大电路正常工作所允许的电压值时，所述第一电压钳位电路钳位所述供电电压。
[0010]本发明提供的运算放大器电路及其实现方法，在运算放大器电路中放大电路的供电端串接第一电压钳位电路，在放大电路的供电电压超过放大电路正常工作所允许的电压值时，所述第一电压钳位电路钳位所述供电电压；如此，能够防止运算放大器的供电电压过高，避免烧毁运算放大器中放大电路的器件。
【专利附图】
【附图说明】
[0011]图1为本发明实现的运算放大器电路的结构示意图；
[0012]图2为本发明实现的第一电压钳位电路的连接示意图；
[0013]图3为本发明实现的第一电压钳位电路的封装示意图；
[0014]图4为本发明实现的一种运算放大器电路的内部连接示意图。
【具体实施方式】
[0015]本发明的基本思想是:在运算放大器电路中放大电路的供电端串接第一电压钳位电路，在放大电路的供电电压超过放大电路正常工作所允许的电压值时，所述第一电压钳位电路钳位所述供电电压。
[0016]下面通过附图及具体实施例对本发明做进一步的详细说明。
[0017]本发明实现一种运算放大器电路，如图1所示，该运算放大器电路包括:第一电压钳位电路11和放大电路12 ;其中，
[0018]第一电压钳位电路11，串接在放大电路12的供电端，配置为在放大电路12的供电电压VCC超过放大电路12正常工作所允许的电压值时，钳位所述供电电压VCC ；
[0019]所述第一电压钳位电路11，具体配置为接入第一钳位控制电压CP1，在放大电路12的供电电压VCC超过放大电路12正常工作所允许的电压值时，通过第一钳位控制电压CPl钳位所述供电电压VCC ;所述第一钳位控制电压CPl —般由外围电路提供,为放大电路12正常工作时允许的供电电压VCC的最大值；
[0020]所述第一电压钳位电路11，如图2所示，包括:第一 N型金属氧化物半导体场效应晶体管(NMOS)Nll和第一 P型金属氧化物半导体场效应晶体管(PMOS) Pll，其中，所述第一NMOS Nll与第一 PMOS Pll共源共栅连接，所述第一NMOS Nll与第一 PMOS Pll的栅极均接入第一钳位控制电压CPl，所述第一 NMOS Nll与第一 PMOS Pll的源极作为输出端VOUT连接放大电路12的供电端，所述第一 NMOS Nll的漏极接入供电电压VCC，所述第一 PMOSPlI的漏极可以作为接地端直接接地GND，也可以串联第二 NMOS N12和第三NMOS N13后接地GND ；
[0021]所述第一钳位控制电压CPl —般由外围电路提供，为放大电路12正常工作时的供电电压VCC的最大值；
[0022]当所述供电电压VCC不大于第一钳位控制电压CPl时，所述第一 NMOS
[0023]Nll导通，所述第一 PMOS Pll截止，输出端VOUT输出供电电压VCC ;当所述供电电压VCC大于第一钳位控制电压CPl时，所述第一 NMOS Nll与第一 PMOS Pll不同时导通，输出端VOUT输出电压在第一钳位控制电压CPl减去第一 NMOS Nll的导通电压Vthn和第一钳位控制电压CPl加上第一 PMOS Pll的导通电压Vthp之间。
[0024]该运算放大器电路还包括:第二电压钳位电路13和/或第三电压钳位电路14 ;其中，
[0025]第二电压钳位电路13，至少有一个，串接在放大电路12的输入端，配置为在放大电路12的输入电压超过放大电路12允许输入的电压值时，钳位所述输入电压；
[0026]所述第二电压钳位电路13，具体配置为接入第二钳位控制电压，在放大电路12的输入电压超过放大电路12允许输入的电压值时，通过第二钳位控制电压钳位所述输入电压；所述第二钳位控制电压一般由外围电路提供，为放大电路12允许的输入电压的最大值；
[0027]第三电压钳位电路14，串接在放大电路12的输出端，配置为在放大电路12的输出电压超过放大电路12允许输出的电压值时，钳位所述输出电压；
[0028]所述第三电压钳位电路14，具体配置为接入第三钳位控制电压，在放大电路12的输出电压超过放大电路12允许输出的电压值时，通过第三钳位控制电压钳位所述输出电压；所述第三钳位控制电压一般由外围电路提供，为放大电路允许的输出电压的最大值；
[0029]所述第二电压钳位电路13的结构与所述第一电压钳位电路11相同，所述第二电压钳位电路13只是将述第一电压钳位电路11中接入供电电压改为接入输入电压，接入第一钳位控制电压改为接入第二钳位控制电压，输出端连接放大电路12的输入端；
[0030]所述第二钳位控制电压可以与第一钳位控制电压相同，也可以不同，根据具体电路需要进行设置；
[0031]所述第三电压钳位电路14的结构与所述第一电压钳位电路11相同，所述第三电压钳位电路14只是将述第一电压钳位电路11中接入供电电压改为接入输出电压，接入第一钳位控制电压改为接 入第三钳位控制电压，输出端作为放大电路12的输出端；
[0032]所述第二钳位控制电压可以与第一钳位控制电压相同，也可以不同，根据具体电
路需要进行设置。
[0033]这里，所述放大电路12是具有放大功能的电路单元，包括:通用运算放大电路、高输入阻抗差分放大电路、高压运算放大电路等；所述放大电路12中包括提供偏置电流的偏置电路，所述偏置电路包括电流镜电路和串叠式电路，所述电流镜电路由两个以上匪OS构成，各NMOS为高压NM0S。
[0034]图3为上述第一电压钳位电路11、或第二电压钳位电路13、或第三电压钳位电路14的封装图，包括接入钳位控制电压的VCLAMP引脚、接入被钳位电压的VIN引脚、用于接地的PWRN引脚和用于输出的VOUT引脚，其中，所述接入钳位控制电压的VCLAMP引脚可以接入第一钳位控制电压、或第二钳位控制电压、或第三钳位控制电压等，所述接入被钳位电压的VIN引脚可以接入供电电压VCC、或放大电路12的输入电压、或放大电路12的输出电压等需要被钳位的电压。
[0035]图4所示为本发明实现的一种运算放大器电路，该运算放大器电路由第一电压钳位电路11、两个第二电压钳位电路13A和13B、第三电压钳位电路14和放大电路12构成，其中，第一电压钳位电路11、两个第二电压钳位电路13A和13B、第三电压钳位电路14的封装图与图3所示相同，第一电压钳位电路11接入的第一钳位控制电压与两个第二电压钳位电路13A和13B接入的第二钳位控制电压相同，均在VCLAMP引脚接入电压CP，所述第一电压钳位电路11的VIN引脚通过电阻Rll接入供电电压VCC，PffRN引脚接地GND ;所述两个第二电压钳位电路13A和13B的VIN引脚分别接入传送给放大电路12的正输入电压Vinm和负输入电压Vinp，PWRN引脚接地GND，V0UT引脚分别连接放大电路12的正输入端和负输入端；所述第三电压钳位电路14的VIN引脚接入放大电路12的输出电压，VCLAMP引脚接入第三钳位控制电压CP mid2, VOUT引脚作为放大电路12的输出端，PffRN引脚接地GND ；
[0036]所述放大电路12包括:第二 PMOS P12、第三PMOS P13、第四PMOS P14、第五PMOSP15、第四NMOS N14、第五NMOS N15、第六NMOS N16、第七NMOS N17、第八NMOS N18、第九NMOSN19、第十 NMOS N20、第^^一 NMOS N21 ;其中，第二 PMOS P12、第三 PMOS P13、第四 PMOS P14为电流镜电路连接，第二 PMOS P12、第三PMOS P13、第四PMOS P14的源极均连接第一电压钳位电路11的VOUT引脚，所述第二 PMOS P12的漏极连接第四NMOS N14的漏极，所述第三PMOS P13的漏极连接第五NMOS N15的漏极；所述第四PMOS P14的漏极连接第五PMOS P15的源极，所述第四NMOS N14的栅极为放大电路12的正输入端，连接第二电压钳位电路13A的VOUT引脚，源极与第五NMOS N15的源极连接，并连接第七NMOS N17的漏极和第五PMOSP15的栅极；所述第五NMOS N15的栅极为放大电路12的负输入端，连接第二电压钳位电路13B的VOUT引脚，所述第五PMOS P15的漏极连接第三电压钳位电路14的VIN引脚；所述第六NMOS N16的漏极和栅极、以及第七NMOS N17的栅极、第八NMOS N18的栅极均接入偏置电压Vibias ;所述第六NMOS N16的源极连接第九NMOS N19的漏极和栅极、以及第十一 NMOSN21的栅极；所述第七NMOS N17的源极连接第十NMOS N20的漏极；所述第八NMOS N18的源极连接第十一NMOS N21的漏极，所述第八NMOS N18的漏极连接第三电压钳位电路14的VOUT引脚；所述第九NMOS N19、第十NMOS N20、第十一 NMOS N21连接成串叠式电路；这里，所述第六 NMOS N16、第七 NMOS N17、第八 NMOS N18、第九 NMOS N19、第十 NMOS N20、第^^一NMOS N21构成偏置电路，所述第六NMOS N16、第七NMOS N17、第八NMOS N18构成偏置电路的电流镜电路，均为高压NMOS ；
[0037]所述放大电路12还包括: 第一二极管011、第二二极管012、第三二极管013，所述第一二极管Dl1、第二二极管D12、第三二极管D13串接在第二 PM0SP12的源极和第四NMOSN14的源极之间。
[0038]该运算放大器电路还包括第十二 NMOS N22，栅极接入电压CP，漏极连接第一电压钳位电路11的VIN引脚，源极连接第一电压钳位电路11的VOUT引脚，所述第十二 NMOS N22为高压NMOS。
[0039]图4所示的运算放大器电路中，所述第一电压钳位电路11用于在供电电压VCC大于电压CP时，将所述供电电压VCC钳位在电压CP左右，输出给放大电路12 ;所述第二电压钳位电路13A用于在正输入电压Vinm大于电压CP时,将所述正输入电压Vinm钳位在电压CP左右,输出给放大电路12的正输入端；所述第二电压钳位电路13B用于在负输入电压Vinp大于电压CP时，将所述负输入电压Vinp钳位在电压CP左右，输出给放大电路12的负输入端；所述第三电压钳位电路14用于在放大电路12的输出电压大于电压CP时,将放大电路12的输出电压钳位在电压CP左右输出。
[0040]本发明还提供一种运算放大器电路的实现方法，该方法包括:在运算放大器电路中放大电路的供电端串接第一电压钳位电路，在放大电路的供电电压超过放大电路正常工作所允许的电压值时，所述第一电压钳位电路钳位所述供电电压；
[0041]所述第一电压钳位电路钳位所述供电电压，具体为:第一钳位电路接入第一钳位控制电压，通过第一钳位控制电压钳位所述供电电压；
[0042]所述第一电压钳位电路包括共源共栅连接的第一 NMOS和第一 PM0S，所述第一NMOS和第一PMOS的栅极接入第一钳位控制电压，源极为输出端，并且所述第一NMOS的漏极接入供电电压；当所述供电电压不大于第一钳位控制电压时，所述第一 NMOS导通，所述第一 PMOS截止，输出端输出供电电压；当所述供电电压大于第一钳位控制电压时，所述第一NMOS与第一 PMOS不同时导通，输出端输出电压在第一钳位控制电压减去第一 NMOS的导通电压和第一钳位控制电压加上第一 PMOS的导通电压之间；
[0043]所述第一钳位控制电压一般由外围电路提供，为放大电路正常工作时的供电电压的最大值；
[0044]该方法还包括:在放大电路的输入端串接第二电压钳位电路，在放大电路的输入电压超过放大电路允许输入的电压值时，所述第二电压钳位电路钳位所述输入电压；和/或，
[0045]在放大电路的输出端串接第三电压钳位电路，在放大电路的输出电压超过放大电路允许输出的电压值时，所述第三电压钳位电路钳位所述输出电压；[0046]所述第二电压钳位电路钳位所述输入电压，具体为:所述第二电压钳位电路接入第二钳位控制电压，通过第二钳位控制电压钳位所述输入电压；
[0047]所述第三电压钳位电路钳位所述输出电压，具体为:所述第三电压钳位电路接入第三钳位控制电压，通过第三钳位控制电压钳位所述输出电压。
[0048]综上所述，本发明的运算放大器电路通过钳位电路防止运算放大器的供电电压过高，并还能够通过钳位电路防止运算放大器电路的输入电压、输出电压过高，充分保证了运算放大器电路的正常工作，所述钳位电路结构简单，设置灵活，易于实现运算放大器电路的集成。
[0049]以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的?；し段?。
【权利要求】
1.一种运算放大器电路，其特征在于，该运算放大器电路包括:第一电压钳位电路和放大电路；其中， 第一电压钳位电路，串接在放大电路的供电端，配置为在放大电路的供电电压超过放大电路正常工作所允许的电压值时，钳位所述供电电压。
2.根据权利要求1所述的运算放大器电路，其特征在于，所述第一电压钳位电路，接入有第一钳位控制电压，配置为在放大电路的供电电压超过放大电路正常工作所允许的电压值时，通过第一钳位控制电压钳位所述供电电压。
3.根据权利要求2所述的运算放大器电路，其特征在于，所述第一电压钳位电路包括:第一 N型金属氧化物半导体场效应晶体管(NMOS)和第一 P型金属氧化物半导体场效应晶体管(PMOS)，其中，所述第一 NMOS与第一 PMOS共源共栅连接，所述第一 NMOS与第一 PMOS的栅极均接入第一钳位控制电压，所述第一 NMOS与第一 PMOS的源极作为输出端连接放大电路的供电端，所述第一 NMOS的漏极接入供电电压，所述第一 PMOS的漏极作为接地端直接接地或串联第二 NMOS和第三NMOS后接地。
4.根据权利要求1、2或3所述的运算放大器电路，其特征在于，该运算放大器电路还包括: 第二电压钳位电路，串接在放大电路的输入端，配置为在放大电路的输入电压超过放大电路允许输入的电压值时，钳位所述输入电压。
5.根据权利要求1、2或3所述的运算放大器电路，其特征在于，该运算放大器电路还包括:` 第三电压钳位电路，串接在放大电路的输出端，配置为在放大电路的输出电压超过放大电路允许输出的电压值时，钳位所述输出电压。
6.根据权利要求4所述的运算放大器电路，其特征在于，所述第二电压钳位电路，接入有第二钳位控制电压，配置为在放大电路的输入电压超过放大电路允许输入的电压值时，通过第二钳位控制电压钳位所述输入电压。
7.根据权利要求5所述的运算放大器电路，其特征在于，所述第三电压钳位电路，接入有第三钳位控制电压，配置为在放大电路的输出电压超过放大电路允许输出的电压值时，通过第三钳位控制电压钳位所述输出电压。
8.根据权利要求1、2或3所述的运算放大器电路，其特征在于，所述放大电路中包括提供偏置电流的偏置电路，所述偏置电路包括电流镜电路和串叠式电路，所述电流镜电路由两个以上NMOS构成，各NMOS为高压NMOS。
9.一种运算放大器电路的实现方法，其特征在于，该方法包括: 在运算放大器电路中放大电路的供电端串接第一电压钳位电路，在放大电路的供电电压超过放大电路正常工作所允许的电压值时，所述第一电压钳位电路钳位所述供电电压。
10.根据权利要求9所述的实现方法，其特征在于，所述第一电压钳位电路钳位所述供电电压为:第一钳位电路接入第一钳位控制电压，通过第一钳位控制电压钳位所述供电电压。
11.根据权利要求10所述的实现方法，其特征在于，所述第一电压钳位电路包括共源共栅连接的第一 NMOS和第一 PM0S，所述第一 NMOS和第一 PMOS的栅极接入第一钳位控制电压，源极为输出端，并且所述第一 NMOS的漏极接入供电电压；当所述供电电压不大于第一钳位控制电压时，所述第一NMOS导通，所述第一PMOS截止，输出端输出供电电压；当所述供电电压大于第一钳位控制电压时，所述第一 NMOS与第一 PMOS不同时导通，输出端输出电压在第一钳位控制电压减去第一NMOS的导通电压和第一钳位控制电压加上第一PMOS的导通电压之间。
12.根据权利要求9所述的实现方法，其特征在于，该方法还包括:在放大电路的输入端串接第二电压钳位电路，在放大电路的输入电压超过放大电路允许输入的电压值时，所述第二电压钳位电路钳位所述输入电压。
13.根据权利要求9或12所述的实现方法，其特征在于，该方法还包括:在放大电路的输出端串接第三电压钳位电路，在放大电路的输出电压超过放大电路允许输出的电压值时，所述第三电压钳位电路钳位所述输出电压。
14.根据权利要求12所述的实现方法，其特征在于，所述第二电压钳位电路钳位所述输入电压为:所述第二电压钳位电路接入第二钳位控制电压，通过第二钳位控制电压钳位所述输入电压。
15.根据权利要求13所述的实现方法，其特征在于，所述第三电压钳位电路钳位所述输出电压为:所述第三电压钳位电路接入第三钳位控制电压，通过第三钳位控制电压钳位所述输出电压。
【文档编号】H03F3/45GK103731110SQ201210390266
【公开日】2014年4月16日 申请日期:2012年10月11日 优先权日:2012年10月11日
【发明者】黄雷, 吕洪涛, 李艳芳 申请人:快捷半导体(苏州)有限公司