存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括……”或“包含……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的要素。此夕卜，在本文中，“大于”、“小于”、“超过”等理解为不包括本数；“以上”、“以下”、“以内”等理解为包括本数。
[0086]本领域内的技术人员应明白，上述各实施例可提供为方法、装置、或计算机程序产品。这些实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。上述各实施例涉及的方法中的全部或部分步骤可以通过程序来指令相关的硬件来完成，所述的程序可以存储于计算机设备可读取的存储介质中，用于执行上述各实施例方法所述的全部或部分步骤。所述计算机设备，包括但不限于:个人计算机、服务器、通用计算机、专用计算机、网络设备、嵌入式设备、可编程设备、智能移动终端、智能家居设备、穿戴式智能设备、车载智能设备等；所述的存储介质，包括但不限于:RAM、ROM、磁碟、磁带、光盘、闪存、U盘、移动硬盘、存储卡、记忆棒、网络服务器存储、网络云存储等。
[0087]上述各实施例是参照根据实施例所述的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合?？商峁┱庑┘扑慊绦蛑噶畹郊扑慊璞傅拇砥饕圆桓龌?，使得通过计算机设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
[0088]这些计算机程序指令也可存储在能引导计算机设备以特定方式工作的计算机设备可读存储器中，使得存储在该计算机设备可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
[0089]这些计算机程序指令也可装载到计算机设备上，使得在计算机设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
[0090]尽管已经对上述各实施例进行了描述，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改，所以以上所述仅为本发明的实施例，并非因此限制本发明的专利?；し段?，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利?；し段е?。
【主权项】
1.一种片间高速互联的链路层系统，其特征在于，所述系统包括多个芯片，所述芯片包括链路层逻辑电路和PCS层逻辑电路；所述链路层逻辑电路包括数据校验?？?，协议包通道管理?？?，链路层传输?？?；所述PCS层逻辑电路包括链路训练?？?，PCS层传输?？?，接口控制?？?，数据编码?？?，数据解码?？?，数据加扰?？楹褪萁馊拍？?；所述链路层逻辑电路与PCS层逻辑电路连接； 所述链路训练?？橛糜诮辛绰费盗?，同步不同芯片之间的PCS层； 所述PCS层传输?？橛糜诮邮樟硪恍酒氖?，所述另一芯片数据为另一芯片通过PMA物理介质子层发送至PCS层传输?？榈氖?；所述接口控制?？橛糜诳刂芇CS层与PMA物理介质子层的接口连接； 所述数据解码?？槎允萁薪饴?，所述数据解扰?？槎允萁薪馊?； 所述数据校验?？榧觳馐菔欠裾?，所述协议包通道管理?？橛糜谠谑菪Ｑ槟？榧觳馐菡泛蠖允萁型ǖ狼止芾?，所述链路层传输?？橛糜诮ǖ狼趾蟮氖荽渲列椴?； 所述加扰?？橛糜诙允萁屑尤?，所述数据编码?？橛糜诙允萁斜嗦?； 所述PCS层传输?？橛糜诮嗦牒蟮氖萃ü齈MA物理介质子层发送至另一芯片。
2.根据权利要求1所述的片间高速互联的链路层系统，其特征在于，所述PMA物理介质子层包括高速serdes，所述高速serdes的数量为一条以上。
3.根据权利要求1或2所述的片间高速互联的链路层系统，其特征在于，所述PCS层逻辑电路还包括数据加密?？楹褪萁饷苣？?； 所述数据加密?？橛糜诙允萁屑用?； 所述数据解密?？橛糜诙约用艿氖萁薪饷?。
4.根据权利要求1或2所述的片间高速互联的链路层系统，其特征在于，所述链路层逻辑电路还包括重传控制?？?； 所述重传控制?？橛糜谠谑菪Ｑ槟？榧觳獾绞荽湟斐Ｊ狈⒊鍪葜卮肭?，或者，所述重传控制?？橛糜谠诮邮盏绞葜卮肭蠛?，对数据进行备份并再次传输。
5.根据权利要求4所述的片间高速互联的链路层系统，其特征在于，所述链路层逻辑电路还包括中断请求?？?； 所述中断请求?？橛糜谠谥卮刂颇？榉⒊龅氖葜卮肭蟠问ど桡兄岛?，发起数据中断请求。
6.—种片间高速互联的链路层设计方法，其特征在于，所述方法应用于片间高速互联的链路层系统，所述系统包括多个芯片，所述芯片包括链路层逻辑电路和PCS层逻辑电路；所述链路层逻辑电路包括数据校验?？?，协议包通道管理?？?，链路层传输?？?；所述PCS层逻辑电路包括链路训练?？?，PCS层传输?？?，接口控制?？?，数据编码?？?，数据解码?？?，数据加扰?？楹褪萁馊拍？?；所述链路层逻辑电路与PCS层逻辑电路连接； 所述方法包括以下步骤: 链路训练?？榻辛绰费盗?，同步不同芯片之间的PCS层； 接口控制?？榭刂芇CS层与PMA物理介质子层的接口连接，PCS层传输?？榻邮樟硪恍酒氖?，所述另一芯片数据为另一芯片通过PMA物理介质子层发送至PCS层传输?？榈氖?； 数据解码?？槎允萁薪饴?，数据解扰?？槎允萁薪馊?； 数据校验?？榧觳馐菔欠裾?，若数据正确则协议包通道管理?？槎允萁型ǖ狼止芾?，链路层传输?？榻ǖ狼趾蟮氖荽渲列椴?；若数据不正确则将该数据丢弃； 或者，所述方法包括以下步骤: 链路训练?？榻辛绰费盗?，同步不同芯片之间的PCS层； 协议包通道管理?？槎孕椴惴⑺偷氖萁型ǖ狼止芾?； 数据校验?？榧觳馐菔欠裾?，若数据正确则据加扰?？槎允萁屑尤?，数据编码?？槎允萁斜嗦?；若数据不正确则将该数据丢弃； 接口控制?？榭刂芇CS层与PMA物理介质子层的接口连接，PCS层传输?？榻嗦牒蟮氖萃ü齈MA物理介质子层发送至另一芯片。
7.根据权利要求6所述的片间高速互联的链路层设计方法，其特征在于，所述PMA物理介质子层包括高速serdes，所述高速serdes的数量为一条以上。
8.根据权利要求6或7所述的片间高速互联的链路层设计方法，其特征在于，所述PCS层逻辑电路还包括数据加密?？楹褪萁饷苣？?；则所述方法包括: 数据加密?？槎允萁屑用?； 数据解密?？槎约用艿氖萁薪饷?。
9.根据权利要求6或7所述的片间高速互联的链路层设计方法，其特征在于，所述链路层逻辑电路还包括重传控制?？?；所述方法还包括: 重传控制?？樵谑菪Ｑ槟？榧觳獾绞荽湟斐Ｊ狈⒊鍪葜卮肭?，或者，重传控制?？樵诮邮盏绞葜卮肭蠛?，对数据进行备份并再次传输。
10.根据权利要求9所述的片间高速互联的链路层设计方法，其特征在于，所述链路层逻辑电路还包括中断请求?？?；则所述方法还包括: 中断请求?？樵谥卮刂颇？榉⒊龅氖葜卮肭蟠问ど桡兄岛?，发起数据中断请求。
【专利摘要】本发明公开一种片间高速互联的链路层设计方法和系统，所述方法应用于片间高速互联的链路层系统，所述系统包括多个芯片，所述芯片包括链路层逻辑电路和PCS层逻辑电路；所述链路层逻辑电路包括数据校验?？?，协议包通道管理?？?，链路层传输?？?；所述PCS层逻辑电路包括链路训练?？?，PCS层传输?？?，接口控制?？?，数据编码?？?，数据解码?？?，数据加扰?？楹褪萁馊拍？?；所述链路层逻辑电路与PCS层逻辑电路连接。所述设计方法和系统可以实现多个芯片之间数据快速高效地传输。
【IPC分类】H04L29-08, H04L29-06
【公开号】CN104767828
【申请号】CN201510200725
【发明人】李仙辉, 张明懿
【申请人】福州瑞芯微电子有限公司
【公开日】2015年7月8日
【申请日】2015年4月24日