测试包含多个相位旋转器的集成电路设计的制作方法
【技术领域】
[0001] 本发明涉及集成电路测试，更具体地涉及测试相位旋转器（phase rotators)。
【背景技术】
[0002] 高速链路采用成熟的模拟电路和逻辑以获得性能目标，并在很多情况中采用多个 校准的本地时钟以在最大化数据传送和捕获余量（margin)的同时传输数据。相位旋转器 电路通常用于产生多个本地时钟。相位旋转器如时钟混相器（clock phase rotators) - 样工作，并提供从少得多的高精度根相位中创建、操纵和校准紧密定时的时钟边缘的机制。 例如，相位旋转器可被设计为使用仅16个可选的输入相位提供128个输出相位。此外，相 位旋转器结构的紧凑特性允许多个相位旋转器放置在高速链路中。例如，可以为每个数据 比特/线（lane)利用独立的Rx (读）和Tx (写）时钟相位旋转器实现DDR数据链路，并且 可以为数字同步和校准提供附加的相位旋转器。
[0003] 制造缺陷具有使相位旋转器完全失效的可能性，如此，通常要针对这样的缺陷进 行测试。然而，要确保相位旋转器设计中不存在制造缺陷是非常困难的。制造测试器通常 没有足够精细的分辨率来辨认相位旋转器是否以其功能速度合适地操作，因为制造测试器 通常以低于相位旋转器操作的速度操作。而且，一些制造测试器没有足够精细的粒度来辨 认相位旋转器的单独步增进。因此，制造测试的质量被降低以匹配制造测试器的质量，或者 仅用于测试的逻辑被插入到设计中。这是低效的，因为降低制造测试的质量可能导致从制 造商放出缺陷部件，并且向设计中插入仅用于测试的逻辑增大了面积和功耗要求。
【发明内容】
[0004] 在本发明的第一方面中，存在用于测试相位旋转器的电路。所述电路包括比较元 件，其包括第一输入端和第二输入端，其中所述比较元件被配置为将提供在所述第一输入 端的第一信号的第一相位与提供在所述第二输入端的第二信号的第二相位进行比较。所述 电路还包括连接到所述第一输入端的第一测试总线以及连接到所述第二输入端的第二测 试总线。
[0005] 在本发明的另一方面中，存在一种用于测试相位旋转器的系统。所述系统包括连 接到比较元件的第一输入端的第一测试总线以及连接到所述比较元件的第二输入端的第 二测试总线。所述系统还包括控制电路，其被配置为：选择性地将第一相位源连接到所述 第一测试总线；选择性地将第二相位源连接到所述第二测试总线，所述第二相位源包括多 个相位旋转器之一的输出；存储所述比较元件的输出；以及向所述多个相位旋转器提供输 入。
[0006] 在本发明的另一方面中，一种测试相位旋转器的方法包括将第一相位源连接到比 较元件的第一输入端。所述方法还包括将第二相位源连接到比较元件的第二输入端，其中 所述第二相位源包括选择性地可连接到所述第二输入的多个相位旋转器之一的输出。所述 方法还包括生成所述第一相位源与所述第二相位源之间的相位关系的期望值。所述方法还 包括将所述期望值与所述比较元件的输出进行比较。
[0007] 在本发明的另一方面中，提供一种有形地实现在机器可读存储介质中的设计结 构，用于设计、制造或测试集成电路。所述设计结构包括本发明的结构。在其它实施例 中，编码在机器可读数据存储介质上的硬件描述语言（HDL)设计结构包括元件，当在计算 机辅助设计系统中处理时，所述元件生成用于测试相位旋转器的电路的机器可执行表示 (representation)，该电路包括本发明的结构。在其它实施例中，提供了计算机辅助设计系 统中的方法，用于生成用于测试相位旋转器的电路的功能设计模型。所述方法包括生成用 于测试相位旋转器的电路的结构元件的功能表示。
【附图说明】
[0008] 下面参照标注的多个附图、通过本发明的示例实施例的非限定性示例在更详细的 描述中说明本发明。
[0009] 图Ia示出了相位旋转器，图Ib示出了与相位旋转器关联的波形；
[0010] 图2示出了高速链路内的模拟域；
[0011] 图3示出了根据本发明的方面的相位旋转器测试结构；
[0012] 图4示出了根据本发明的方面的用于相位旋转器测试结构的示例逻辑功能；
[0013] 图5示出了根据本发明的方面的相位旋转器测试结构；
[0014] 图6和图7示出了根据本发明的方面的处理流；
[0015] 图8a-图8c不出了根据本发明的方面的不例相位对和输出；
[0016] 图9-图12示出了根据本发明的方面的相位旋转器测试结构；
[0017] 图13和图14示出了根据本发明的方面的处理流；
[0018] 图15示出了根据本发明的方面的相位旋转器测试结构；
[0019] 图16示出了根据本发明的方面的处理流；
[0020] 图17示出了根据本发明的方面的相位旋转器测试结构；
[0021] 图18示出了根据本发明的方面的处理流；
[0022] 图19示出了根据本发明的方面的相位旋转器测试结构；
[0023] 图20示出了根据本发明的方面的处理流；
[0024] 图21示出了用于相位旋转器测试的示例模式集；
[0025] 图22a-图22i示出了根据本发明的方面的图21的模式集的真值表；
[0026] 图23和图24示出了根据本发明的方面的处理流；
[0027] 图25示出了根据本发明的方面的用于相位旋转器测试的示例模式集；
[0028] 图26和图27示出了根据本发明的方面的处理流；以及
[0029] 图28是半导体设计、制造和/或测试中使用的设计处理的流程图。
【具体实施方式】
[0030] 本发明涉及集成电路测试，更具体地涉及测试相位旋转器。根据本发明的方面，存 在高速I/O设计，其并行地测试两个或更多个相位旋转器，一个对另一个地测试相位旋转 器。本发明的实施可用于完全地验证相位旋转器没有缺陷。在实施例中，测试方案利用可 调（tunable)与（AND)门，而不需要使用附加的门和额外的仅用于测试的相位旋转器。
[0031] 在特定示例实施例中，高速I/O的相位旋转器中的一半馈送可调与电路的一侧， 并且相位旋转器的另一半馈送可调与电路的另一侧。在一些方面中，可调与电路被提供了 允许用户（例如测试工程师）向任一输入端添加有限量延迟以及控制要考虑的最小脉冲宽 度的控制。这样的控制可以用于诊断在测试期间发现的任何缺陷。在此示例实施例中，典 型的制造测试将运行以下三个测试：（1)相位旋转器A和相位旋转器B同相，并且两个相位 旋转器都同时被旋转穿过它们的设计范围，在这种情况中，可调与电路的输出应该总是通 过测试的逻辑1 ; (2)相位旋转器A早于相位旋转器B 180度，并且两个相位旋转器都同时 被旋转穿过它们的设计范围，在这种情况中，可调与电路的输出应该总是通过测试的逻辑 〇; (3)相位旋转器B早于相位旋转器A 180度，并且两个相位旋转器都同时被旋转穿过它 们的设计范围，在这种情况中，可调与电路的输出应该总是通过测试的逻辑0。
[0032] 本发明的实施可以由内置自测试（BIST)有限状态机驱动，该BIST有限状态机被 配置为循环穿过所有相位旋转器，一次使能和测试两个相位旋转器。在一些方面中，BIST有 限状态机被配置为运行穿过对使能的相位旋转器对的测试（1)-(3)，接着禁用这两个相位 旋转器，并对相同测试使能下一对。在实施例中，使用结果锁存器来存储是否发现任何缺陷 的指示。
[0033] 在本发明的第一方面中，存在用于提供集成电路中的多个相位旋转器的测试的结 构。该结构包括相位比较元件，其包括第一和第二相位输入端以及作为第一和第二相位之 间的相位关系的函数的输出。该结构还包括第一相位时钟源，其可连接到第一相位输入端。 该结构还包括多个相位旋转器，每个相位旋转器选择性地可连接到第二相位输入端。该结 构还包括如下逻辑，该逻辑循环穿过多个相位旋转器中的每个，以及循环穿过用于每个相 位旋转器的输入参数集，并在每个循环中采样所述相位比较装置的输出。
[0034] 在本发明的另一方面中，存在提供集成电路中的多个相位旋转器的测试的方法。 该方法包括：选择第一相位源作为对相位比较电路的第一输入；为第一相位源选择第一相 位；选择第二相位源作为对相位比较电路的第二输入；以及为第二相位源选择第二相位。 该方法还包括：基于所选择的第一和第二相位，生成用于第一和第二源的相位比较期望值， 以及针对比较电路的输出来测试期望值。该方法还包括穿过多个第一和第二相位而重复 (iterating)〇
[0035] 相位旋转器可用于构建输出信号，该输出信号具有以某种期望的方式与一个或多 个输入信号的相位相关的相位。相位旋转器通常用于串行数据传送和接收电路中，作为用 于对准采样时钟以恢复串行数据的组件。相位旋转器典型地生成具有与串行数据具有已知 关系的相位的输出信号。通常，从具有限定偏移相位关系的到来（incoming)信号（共同成 为相位矢量（Phasor))的混合生成输出信号。
[0036] 参照图la，示出了相位旋转器100。两个相位选择单元101和102提供到来相位 104的选择。单元101选择偶数到来相位104^104等中的一个，如控制选择信号105所提 供的，单元102选择奇数到来相位KM 1UCM3等中的一个，如控制选择信号106所提供的。 单元101和102的输出相位107和108被提供给混相器103,其根据控制信号109加权到来 相位107和108,以形成复合相位输出110。相位输出110可以仅与107的相位相关，仅与 108的相位相关，或者可以是在107和108之间递增地隔开的相位。
[0037] 参考图lb，示出了图Ia的相位旋转器的代表波形。波形KMpKMpKMjP 1043 示出了分离90度的四个到来相位。波形110示出了选择信号105选择KMtl、选择信号106 选择KM1、以及控制信号109被递增的情况。当选择信号109被递增时，波形110 (即相位 输出）向右移动，如区域112中所示。相位输出110的上升沿和下降沿都移动。到来相位 104的数量以及控制信号109所控制的权重增量是可变的。例如，到来相位的数量可以是 16,权重步数可以是8,从而提供输出相位110的128个唯一（unique)变化。
[0038] 图2示出了高速链路内的模拟域的示例。模拟链路200包含参考时钟输入端201、 锁相环（PLL) 202以及PLL反馈连接203。PLL 202创建被提供到多个数据传送相位旋转 器205^的多个相位204,这些相位旋转器创建数据传送时钟相位233^。相位204还被提 供给选通（strobe)传送相位旋转器213,其创建选通传送相位234。相位204还被提供给 系统相位旋转器219,其创建一个或多个系统或链路相位220。模拟链路200还包含驱动电 路206 Q:n，其使用传送时钟相位233Q:n来从链路的数字部分捕获传送数据210Q:n并经由连接 230 Q:n驱动数据信号到芯片外垫（pad) 207^。同样，相位旋转器213提供其生成的时钟234 到驱动电路214,驱动电路214从链路的数字部分捕获选通数据217并经由连接226驱动选 通信号到芯片外的垫216。相位旋转器219和相位旋转时钟220可以用于多个目的，包括 控制传送数据210^和传送时钟217在最佳时间起动，用于被旋转的时钟相位234 捕获。芯片外垫207^还经由连接器231^连接到接收器电路208^。连接232 (|:"连接接收 器电路208^的输出，以接收捕获电路209Q:n。
[0039] 为了测试，可在驱动电路206^和接收捕获电路209^之间提供旁通连接212Q:n， 以允许链路在"环回（loopback)"模式中操作。类似于数据通道，芯片外垫216也经由连接 229连接到选通接收器215,并且可以提供选通驱动器214与选通接收器215之间的旁路连 接218用于测试。选通接收器215经由连接225向延迟线221提供选通信号。继而，延迟 线221提供多个选通相位223以接收相位旋转器220^。相位旋转器220^被用于生成读 相位时钟224^，其被接收捕获电路209^用于锁存数据接收器208^提供的数据。读相位 时钟224^还被提供到链路的数字部分，用于接收捕获电路209跨模数边界的输出211^的 定时。
[0040] 为了以制造模式测试模拟链路200,在201处提供参考时钟频率，在210^处提供 已知数据模式，并且在217处提供选通模式。相位旋转器205^313和219中的每个被设 定，以提供传送时钟相位233。 :11和23